JPS63225834A - ソフトウエアテスト方式とそのテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ソフトウェアテスト方式とそのテスト装置
に関し、例えばマイクロコンピュータのプログラムデバ
ッグ等に利用して有効な技術に関するものである。

〔従来の技術〕

マイクロコンピュータのソフトウェアのテストが充分に
行われているかを定量的に評価する方法に、Ｃｏ、Ｃ＋
カバレージ（ソフトウェアのテスト充分性）がある。こ
のうちＣ０カバレージとは、全プログラムのうちどれだ
けの命令をテストしたかを測定するもので、下記の式（
１）によって求められる。

Ｃｏ　”　（Ａ／Ｂ）　　Ｘ　１００　　（％）　　　
　　・−・（１１ここで、Ａは実行されたプログラム命
令語数であり、Ｂは全プログラム命令語数である。

ＣＩカバレージとは、プログラム中の分岐命令に着目し
、分岐の何パーセントを実際にテストしたかを測定する
ものであり、下記の式（２）によって求められる。

（ｇ　　＝　（（Ｃ＋Ｄ）／２Ｅ）ｘｌＯＯ（％）（２
）ここで、Ｃは通過した数であり、Ｄは分岐した数であ
り、Ｅは分岐命令数である。

上記のようなソフトウェアの評価をリアルタイムで行う
技術に関しては、例えば特開昭５９−２２９６５４号公
報がある。上記公報により開示されているソフトウェア
のテスト方式の概略は、予め被テストプログラムの分岐
点を抽出してその分岐点アドレスと分岐先アドレスとに
特定の番号を付加しておいて、被テストプログラムを実
行させながら、その実行アドレスから上記分岐点と分岐
先とを検出するものである。

（発明が解決しようとする問題点〕 上記公報に記載されている技術では、予め被テストプロ
グラムにおける全分岐命令を分岐番号に変換するハード
ウェア又はソフトウェアが必要になるためシステム構成
が複雑になる。

この発明の目的は、比較的筒車な構成により、リアルタ
イムでソフトウェアの評価を実現できるソフトウェアテ
スト方式及びそのテスト装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、被テストシステムのプログラムを実行させな
がら分岐命令を抽出して分岐先と通過先を算出してその
分岐及び通過を判定するとともに、被テストシステムの
プログラムが格納されるアドレス空間に相当するアドレ
ス空間を持つ２つのメモリ回路を上記分岐命令が格納さ
れたアドレス情報によリアドレス選択を行い分岐と通過
の判定結果をそれぞれ記憶させ、この記憶情報からソフ
トウェアのテスト率の評価を行う。

〔作　用〕

上記した手段によれば、予め分岐命令の抽出やそれぞれ
の分岐命令に特定の番号を付加するためのハードウェア
又はソフトウェアが不用になるものである。

〔実施例〕

第４図には、この発明に係るソフトウェアのテスト装置
の概略システムブロック図が示されている。

この実施例のテスト装置は、同図に破線で示す各回路ブ
ロックからなり、被テスト対象となる被テストシステム
からアドレスバス、データバス及び制ｍｂｘを介してア
ドレス信号、データ信号及びコントロール信号が供給さ
れる。

上記アドレス信号、データ信号及びコントロール信号は
、分岐情報検出制御回路に供給される。

この分岐情報検出制御回路は、分岐命令を抽出して、分
岐命令の存在するアドレス情報によってメモリ１とメモ
リ２のアドレス選択を行う。このため、メモリ１とメモ
リ２は、上記被テストシステムにおけるプログラムが格
納されるアドレス空間をカバーするようなアドレス空間
を持つようにされる。上記分岐情報検出制御回路は、上
記抽出した分岐命令に対応した分岐及び通過を判定して
、分岐検出を行うと上記アドレス選択に従いメモリ１に
その分岐回数の情報を書き込み、通過検出を行うと上記
アドレス選択に従いメモリ２にその通過回数の情報を書
き込む。

解析用ＣＰＵ　（マイクロプロセッサ）は、上記被テス
トソフトウェアの実行後に、上記メモリエとメモリ２の
記憶情報を読み出して前記テスト率の評価を行うもので
ある。

上記分岐情報検出制御回路及びメモリ１とメモＩ７２の
具体的構成及びその動作の概略とを第１図に示したブロ
ック図及び第３図に示したメモリマツプ図を参照して、
次に説明する。

命令語アドレスラッチは、アドレスバスから供給された
アドレス信号の中から、データバス上に命令のオペコー
ドが乗っていることを示すＬＩＲ（ロードインストラク
シジンレジスタ）信号を利用して命令語のアドレス情幅
Ａの保持を行う。

分岐命令識別回路は、データバスから供給される信号の
中から分岐命令の抽出を行う。例えば、分岐命令の命令
語は、全て（２Ｘ）１６なので、上記ＬＩＲ信号により
命令語の抽出を行うとともにそれを（２Ｘ）＋６と比較
することによって等しければ分岐命令と判定する。ここ
で、Ｘは０〜Ｆの１６進数である。上記分岐命令識別回
路の出力信号Ｂは、分岐命令実行Ｗ１認回路に供給され
る。分岐命令実行確認回路は、分岐命令が２語長（２バ
イト）からなることから分岐命令の次の命令が実行され
るまでに、分岐命令のあるアドレス、例えば１０００番
地に＋１のアドレス１００１が実行されたら、その分岐
命令が実行されたと判定して、判定結果Ｃをタイミング
コントロール回路に送出する。

タイミングコントロール回路は、メモリ１．メモリ２に
対する読み出し／書き込みタイミングをコントロールす
るもので、分岐命令が実行されると、被テストシステム
のＥ（システム）クロックに同期して後述するような１
サイクルづつのタイミング信号Ｄ−Ｆを形成する。

相対番地ラッチは、分岐命令に含まれる相対番地（飛び
先番地）を保持し、その相対番地情報Ｇを分岐先アドレ
ス計算回路に出力する。

通過アドレス計算回路は、命令語アドレスラッチの出力
Ａと上記分岐命令の判定結果に基づいてタイミングコン
トロール回路により形成される信号りを受けて、分岐命
令語の存在するアドレスに＋２を加算して通過アドレス
Ｈを算出する。すなわち、上記のように分岐命令は２語
長からなるものであるため、通過先のアドレスは、上記
分岐命令のアドレス１０００に＋２を加算した１００２
番地になる。

分岐先アドレス計算回路は、上記相対番地ランチの出力
Ｇ（例えば５０）に通過アドレス）Ｔ（１００２）を加
算することによって分岐先アドレスＪ（１０５２）を算
出する。

分岐判断回路は、上記分岐先アドレスＪ（１０５２）と
、上記命令語アドレスランチから出力される次の命令フ
ェッチアドレスＡとを比較して、両者が等しい（１０５
２）と判定すると、上記分岐命令の分岐検出信号Ｋを出
力する。

通過判断回路は、上記通過アドレスＨ（１００２）と上
記命令語アドレスランチから出力される次の命令フェッ
チアドレスとを比較して、両者が等しい（１００２）と
判定すると、上記分岐命令の通過検出信号りを出力する
。

分岐元アドレスランチは、上記タイミングコントロール
回路により形成されるタイミング信号りにより、命令語
アドレスラッチの信号Ａを取り込み、分岐命令に対応し
たアドレス情報を分岐元アドレスＭ（１０００）として
取り込む。このアドレス信号Ｍは、後述するメモリ１、
メモリ２のアドレス選択に用いられる。

この実施例では、上記メモリ１とメモリ２に分岐及び通
過回数を記憶させるために、データラッチ１とデータラ
ッチ２が設けられる。上記データラッチ１は、上記分岐
元アドレスランチに保持されたアドレスＭにより読み出
しが行われるメモリ１のデータ（分岐回数）を保持し、
分岐判断回路の出力Ｋが出力されたなら、その信号をカ
ウントアツプ（＋１）回路に供給する。そして、このカ
ウントアツプ回路の出力信号が上記信号Ｋによって書き
込みが指示される上記メモリ１に書き込まれる。このよ
うにして、分岐元のアドレスに対応したメモリ１のアド
レス１０００には、その分岐命令に対応した分岐回数が
記憶されるものとなる。

上記データラッチ２は、上記分岐元アドレスラッチに保
持されたアドレスＭにより読み出しが行われるメモリ２
のデータ（通過回数）を保持し、通過判断回路の出力り
が出力されたなら、その信号をカウントアンプ（＋１）
回路に供給する。そして、このカウントアツプ回路の出
力信号が上記信号りによって書き込みが指示される上記
メモリ２に書き込まれる。このようにして、分岐元のア
ドレスＭに対応したメモリ２のアドレス１０００には、
その分岐命令に対応した通過回数が記憶されるものとな
る。

上記各回路ブロックの動作を第２図に示したタイミング
図を参照して詳細に説明する。

被テストシステムのプログラム実行により、信号ＬｒＲ
のロウレベルへの変化タイミングで命令語アドレスラッ
チと分岐命令識別回路を動作させる。これによって、上
記命令語アドレスランチにはアドレス信号Ａが取り込ま
れ、分岐命令識別回路には例えば命令語２Ｘが取り込ま
れる。

分岐命令実行確認回路は、取り込んだ命令語が分岐命令
２Ｘである識別すると、出力信号Ｂをロウレベルにする
。そして、システムクロックＥの２サイクル目では、ア
ドレスが＋１だけ歩進して、アドレスＡ＋１となる。こ
れにより、分岐命令実行確認回路は、出力信号Ｃをロウ
レベルにする。

この信号Ｃのロウレベルにより、タイミングコントロー
ル回路は、クロックＥの１サイクルづつ順次ずれて発生
されるタイミング信号り、Ｅ、Ｆを発生させる。

タイミング信号りのハイレベルにより、データバス上の
相対番地ランチが動作して相対番地ｌを取り込む、また
、上記タイミング信号りのハイレベルにより、通過アド
レス計算回路が動作して、Ａ＋２の通過アドレスＨを出
力する。上記タイミング信号りのハイレベルにより、分
岐元アドレスラッチは、命令語アドレスラッチに保持さ
れているアドレス信号Ａを取り込む。上記タイミング信
号りのハイレベルによりノアゲート回路ＮＯＲを介して
メモリ１とメモリ２がチップ選択状Ｈ（チップ選択信号
Ｃ８がロウレベル）にされる。これによって、メモリ１
とメモリ２は、信号にとＬがハイレベルであることから
読み出しモードとされ、上記分岐元アドレスに対応した
アドレスの読み出し動作が指示されて、そのデータがそ
れぞれデータラッチ１と２に保持される。

タイミングコントロール回路からタイミング信号Ｅが出
力されると、分岐先アドレス針算回路が動作状態となり
、上記通過アドレス計算回路の信号）（（Ａ＋２＞と、
相対番地ラッチに保持されている相対番地１との加算を
行つて分岐先アドレスＪ（Ａ＋２＋相対番地１）を出力
する。

タイミングコントロール回路からタイミング信号Ｆが出
力されると、分岐と通過判断回路とが動作状態になる０
例えば、通過した場合には、命令語アドレスランチに取
り込まれるアドレスがＡ＋２になることから、通過判断
回路が出力信号りをロウレベルにする。これによって、
メモリ２から既に読み出されたデータに＋１がなされ、
メモリ２の同じ分岐元アドレスＡに書き込まれろ。メモ
Ｉ７１は、単に読み出しが行われるのみとなる。

同様にして、上記アドレスＡ＋２に分岐命令２Ｘが存在
すると、上記同様にして、各回路ブロックには、それに
対応したアドレス情報が取り込まれる。

そして、上記タイミングコントロール回路により上記同
様にタイミング信号Ｅ−Ｆが発生され、それぞれの回路
が動作状態にされる。例えば、次の分岐命令において分
岐が実行されると、分岐判断回路は、分岐先アドレス計
算回路で求められた分岐先アドレスＡ＋４＋相対番地２
に、命令語アドレスラッチの出力がＡに等しいことを検
出して、出力Ｋをロウレベルにする。これによって、上
記同様に分岐元アドレスＡ＋２とタイミング信号りに応
じて読み出しが行われたメモリ１とメモリ２のそれぞれ
のデータのうち、データラッチ１に保持されたメモリ１
のデータがカウントアツプ回路により＋１され、上記信
号にのロウレベルによってメモリｌが書き込みモードと
なり、＋１された分岐回数が記憶される。

上記被テストシステムにおける分岐条件を種々設定しな
がら、その実行を行わせたのち、上記メモリ１とメモリ
２を解析用ＣＰＵで読み出すことによって、前記カバレ
ージを評価することができる。

なお、上記メモリ１とメモリ２の全データは、初期状態
としてクリアされていることから、分岐命令が存在する
アドレスに対応して、メモリ１とメモリ２の少なくとも
一方には、１以上のデータが格納される。メモリ１とメ
モリ２において両方とも何等からのデータが格納されて
いることを持って、分岐命令の存在と分岐と通過の両方
が行われたことを確認することができる。

以上の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）被テストシステムのプログラムを実行させながら
分岐命令を抽出して分岐先と通過先を算出してその分岐
及び通過を判定するとともに、被テストシステムのプロ
グラムが格納されるアドレス空間に相当するアドレス空
間を持つ２つのメモリ回路を上記分岐命令が格納された
アドレス情報によリアドレス選択を行い分岐と通過の判
定結果をそれぞれ記憶させ、この記憶情報からソフトウ
ェアのテスト率の評価を行うものであるため、予め分岐
命令の抽出を行い、分岐番号を割り当てるというソフト
ウェア及び分岐命令のあるアドレスを分岐番号に変換す
るハードウェアが不用になり、テスト装置のシステムの
簡素化を実現できるという効果が得られる。

（２）被テストシステムのプログラムの大きさに相当す
るメモリｌとメモリ２を用いて、そのアドレスをそのま
ま対応させてメモリ１とメモリ２のアクセスを行うこと
により、分岐と通過の結果を記憶させることにより、特
別なデコーダ回路が不用になり、システムの簡素化を図
ることができるという効果が得られる。

（３）上記（１）及び（２）により、テスト装置の小型
軽量化が可能になるという効果が得られる。

（４）被テストシステムに対して、分岐条件を種々設定
するという簡単な操作によって、被テストステムのソフ
トウェアの評価をリアルタイムで判定することができる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、命令語アドレス
ラッチを用い、被テストシステムに対してプログラムリ
ストの読み出しを指示して、上記メモリ１に命令語が存
在するアドレスに情報ビットを書き込み、上記プログラ
ム実行により、実行された命令語のアドレスをメモリ２
に記憶させる機能を設けるとこによって、Ｃ０ガバレー
ジを求める機能を付加してもよい。

この場合、上記メモリ１とメモリ２の他、専用のメモリ
３とメモリ４を設けるものとしてもよい。

また、メモリ１とメモリ２には、分岐や通過の実行回数
を逐一格納することの他、分岐や通過の有無のみを記憶
させるものであってもよい。この場合、分岐判断回路と
通過判断回路の出力により書き込みと例えば論理“１”
にされた分岐と通過が有ったことを示す書き込みデータ
が形成される。

また、上記同様に分岐命令を抽出して分岐先と通過先を
算出してその分岐及び通過を判定するとともに、被テス
トシステムのプログラムが格納されるアドレス空間に相
当するアドレス空間を持つ２つのメモリ回路を上記分岐
命令が格納されたアドレス情報によリアドレス選択を行
い分岐と通過の判定結果をそれぞれ記憶させる機能を実
現できるものであれば、その具体的構成は種々変更可能
である。

この発明は、リアルタイムでの各種情報処理装置のソフ
トウェアのテスト方式及びそのテスト装置として広く利
用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、被テストシステムのプログラムを実行させ
ながら分岐命令を抽出して分岐先と通過先を算出してそ
の分岐及び通過を判定するとともに、被テストシステム
のプログラムが格納されるアドレス空間に相当するアド
レス空間を持つ２つのメモリ回路を上記分岐命令が格納
されたアドレス情報によリアドレス選択を行い分岐と通
過の判定結果をそれぞれ記憶させ、この記憶情報からソ
フトウェアのテスト率の評価を行うものであるため、予
め分岐命令の抽出を行い、分岐番号を割り当てるという
ソフトウェア及び分岐命令のあるアドレスを分岐番号に
変換するハードウェアが不用になり、テスト装置のシス
テムの簡素化を実現できる。

【図面の簡単な説明】

第１図は、この発明に係るソフトウェアのテスト装置の
要部一実施例のブロック図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、その動作の概略−例を説明するためのメモリ
マツプ図、 第４図は、上記ソフトウェアのテスト装置の全体の概略
を示すブロック図である。 Ａ・・命令語アドレスラッチの出力信号、Ｂ・・分岐命
令識別回路の出力信号、Ｃ・・分岐命令実行確認回路の
出力信号、Ｄ−Ｆ・・タイミングコントロール回路によ
り形成されるタイミング信号、Ｇ・・相対番地ランチの
出力信号、Ｈ・・通過アドレス計算回路の出力信号、Ｊ
・・分岐先アドレス計算回路の出力信号、Ｋ・・分岐判
断回路の出力信号、Ｌ・・通過判断回路の出力信号、Ｍ
・・分岐元アドレスラッチの出力信号、Ｎ・・データラ
ッチｌの出力信号、０・・データラッチ２の出力信号、
Ｐ・・ノアゲート回路ＮＯＲの出力信号（チップ選択信
号） 第３図 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、被テストシステムのプログラムを実行させながら分
   岐命令を抽出して分岐先と通過先を算出してその分岐及
   び通過を判定するとともに、被テストシステムのプログ
   ラムが格納されるアドレス空間に相当するアドレス空間
   を持つ２つのメモリ回路を上記分岐命令が格納されたア
   ドレス情報によリアドレス選択を行い分岐と通過の判定
   結果をそれぞれ記憶させ、この記憶情報からソフトウェ
   アのテスト率の評価を行うことを特徴とするソフトウェ
   アテスト方式。 ２、被テストシステムにおけるデータバス上の情報を受
   けて分岐命令を抽出する分岐命令識別回路と、被テスト
   システムのアドレスバス上のアドレス信号を受けて、上
   記分岐命令識別回路の出力に基づいてその分岐命令が格
   納されたアドレス情報と上記分岐命令に含まれる相対ア
   ドレスとから分岐先と通過先アドレスをそれぞれ算出す
   るアドレス計算回路と、上記アドレス計算回路からの出
   力情報と被テストシステムのプログラム実行に伴うアド
   レス情報とから分岐及び通過の判定を行う判定回路と、
   上記判定回路の出力結果に従い上記分岐命令に対応して
   分岐及び通過を記憶する記憶回路とを含むことを特徴と
   するソフトウェアのテスト装置。 ３、上記記憶回路は、被テストシステムのプログラムに
   対応したアドレス空間を持ち、上記分岐命令が格納され
   たアドレス情報によってアドレス選択が行われ、その分
   岐及び通過判定結果をそれぞれ記憶する２つの記憶回路
   からなるものであることを特徴とする特許請求の範囲第
   ２項記載のソフトウェアのテスト装置。