JPS63313244A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらにはソフトウェアのテ
スト方式に関し、例えば命令のブリフェッチ機能を有す
るマイクロプロセッサに利用して特に有効な技術に関す
る。

［従来の技術］ マイクロプロセッサにおいて、分岐命令を実行する場合
、通常２つの分岐先が存在する。１つは、分岐条件が成
立して、その分岐命令で示された飛び先へ分岐する場合
である。もう１つは１分岐条件が成立せず、その分岐命
令の次にある命令を引き続き実行する場合である。

ところで、ソフトウェアのテスト充分性を示す尺度とし
て、現在一般的に用いられているのは、全分岐命令の全
分岐を実行した場合を１００％とするいわゆるＣ１ガバ
レージである。

この０１ガバレージを測定するためには、マイクロプロ
セッサの状態を外部から観測して、どのアドレスの分岐
命令のどちら方向への分岐かを知り、記憶装置（ＲＡＭ
）に直ちに記録する必要がある。

ところが、命令先取り（ブリフェッチ）機能を有するマ
イクロプロセッサにおいては、命令を読み込んでも（ブ
リフェッチしても）それを実行するとは限らない、また
、実行する場合も、フェッチしてから数マシンサイクル
から数十マシンサイクル遅れて実行する。

マイクロプロセッサの外部から直接１１！測できるのは
、メモリから命令を取り込む動作（フェッチ）であり、
その命令を実行したかどうかは、直接には観測できない
のが一般的である。また、割込み処理や例外処理の発生
により、命令のフェッチから実行までを外部からＷｔ測
することが困難になる。

従来、ソフトウェアのテスト充分性を測定する手法につ
いては、種々提案されている。その一つに、例えば予め
被テストプログラムをソフト的に解析し、分岐命令のあ
るアドレスと飛び先番地を調べて、分岐命令の出現順に
取り出し、−貫番号をつける。そして、被テストシステ
ムのプログラムサイズと同じ大きさのメモリを用意し、
分岐命令の存在するアドレスと分岐先アドレス位置にフ
ラグを立て、なおかつ、その番舟を設定する。以上の前
準備の後、被テストプログラムを実行させ、被テストシ
ステムから出力されるアドレス信号を、上記フラグメモ
リのアドレスに入力して、どの分岐命令のどちら方向へ
分岐を実行したかをハードウェアで検出し、別のメモリ
へその分岐命令の番号と１分岐方向を記憶する方式があ
る。

上記の方式では被テストシステムのプログラムサイズと
同じサイズのフラグメモリへのフラグと番号の設定と、
事前のソフトウェアによる被テストプログラム解析とが
必要になるという不都合がある。そこで、被テストプロ
グラム実行時に、マイクロコンピュータのアドレスとデ
ータおよび制御信号（命令語の先頭であるか否か示す信
号）を用いて、ダイナミックに分岐命令を検出し、直ち
に、二つの分岐先アドレスを計算する。そして、マイク
ロコンピュータがこの分岐命令を実行した時に、どちら
へ分岐したかを検出してメモリに記録するというテスト
方式を提案した（特願昭６２−５８８６３号）。

［発明が解決しようとする問題点］ この方式は、上記フラグメモリを使用する方式に比べ、
事前のソフト処理が不要なため、操作性が良く、ハード
ウェアも小形化できる。しかし。

コンピュータの動きを外部で観測し、分岐命令であるこ
とを検出すると同時に、コンピュータがその分岐命令を
実行するよりも先に、外部回路で分岐先アドレスを計算
しておかねばならないため、命令の先取りを行なうブリ
フェッチ方式のマイクロプロセッサのような複雑な動作
をするコンピュータでは実現困難となる。しかも、プロ
グラムがジャンプするのは、分岐命令の実行時のみでな
く、マイクロプロセッサに対して割込みが入ってジャン
プする場合もあるが、どちらの要因でジャンプしたのか
外部で検出することは、非常に困難である。

この発明の目的は、プログラムのテスト充分性を外部回
路で容易に測定できるようなマイクロプロセッサおよび
操作性の良いソフトウェアテスト装置を提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

この発明は、コンピュータの外部からどの分岐命令のど
の方向へ分岐したかを知ることは非常に難しいが、マイ
クロプロセッサ内部には、その情報が充分にあることに
着目し、マイクロプロセッサが分岐命令を実行する場合
に、分岐先または次の命令語をフェッチする前に、その
分岐命令の位置するアドレスと、条件が成立して分岐す
るのかあるいは分岐条件が成立せず次の命令へ行くのか
を示す制御信号を出力させるものである。この場合に、
アドレスはアドレスバス上へ出力し、分岐条件成立か不
成立かは、２または３ｂｉ　ｔのステータス信号（ＳＴ
倍信号により出力する。また、上記のような特別なパス
サイクルは、ＭＰＵ内部のマイクロプログラムにより実
現するものである。

［作用コ 上記した手段によれば、マイクロプロセッサから出力さ
れる分岐命令のアドレスと分岐条件の成立／不成立を示
す信号に基づいて、複数の分岐命令がプリフェッチされ
るような場合においても、命令の先取りか実行かを、ま
た分岐命令の実行によるジャンプか割込みによるジャン
プかを区別できるとともに、実行された分岐命令および
通過した分岐を容易に知ることができ、これによって、
プログラムのテスト充分性を外部回路で容易に測定でき
るようなマイクロプロセッサおよび操作性の良いソフト
ウェアテスト装置を提供するという上記目的を達成する
ことができる。

［実施例］ 第１図には、本発明を適用したマイクロプロセッサの内
部構成の一実施例が示されている。

この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式の制御部を備えている。すなわち、マイクロ
プロセッサを構成するＬＳＩチップ内には、マイクロプ
ログラムが格納されたマイクロＲＯＭ　（リード・オン
リ・メモリ）１が設けられている。マイクロＲＯＭ１は
、マイクロアドレスデコーダ５によってアクセスされ、
マイクロプログラムを構成するマイクロ命令が順次読み
出される。

マイクロアドレスデコーダ５には、ＦＩＦＯ（ファース
トイン・ファーストアウト）メモリ等からなる命令レジ
スタ２にフェッチされたマクロ命令のコードが、マルチ
プレクサ３を介して供給され、これをデコードすること
によって、そのマクロ命令を実行する一連のマイクロ命
令群の最初の命令が読み出され、マイクロ命令レジスタ
６にラッチされる。

マイクロ命令レジスタ６にラッチされたマイクロ命令コ
ードの一部は、デコード回路７に供給されて制御信号が
形成され、ＡＬＵＩ　１やステータスレジスタ１２、プ
ログラムカウンタ１３、各種汎用レジスタ１４，１５、
アドレス出力レジスタ１６、データ入力レジスタ１７等
からなる実行ユニット１０に供給される。また、マイク
ロ命令コードの他の一部（ネクストアドレスフィールド
内のコード）はマルチプレクサ３を介してマイクロアド
レスデコーダ５に供給され、一連のマイクロ命令群の２
番目以降のマイクロ命令がマイクロＲＯＭＩから読み出
される。

さらに、この実施例のマイクロプロセッサは、実行ユニ
ット１０内に、通常の命令の実行か分岐命令の実行かを
示すビットと分岐命令を実行するときにどちらの方向（
条件成立方向または条件不成立方向）へ進むかを示すビ
ットを有する状態レジスタ１８が設けられている。この
状態レジスタ１８の内容は、ステータス信号ＳＴ　（２
ビット以上）としてプロセッサの外部へ出力されるよう
にされている。つまり、この実施例では、分岐命令が実
行されると状態レジスタ１８が書き換えられて、分岐命
令の実行とその分岐方向を示す信号ＳＴが出力される。

これとともに、アドレス出力レジスタ１６からは分岐命
令のアドレスが出力されるようにされている。これによ
って、外部でこのステータス信号ＳＴとアドレス信号を
監視することにより、通過した分岐命命を知ることがで
きるので、被テストプログラムの実行終了後または実行
中に０１ガバレージの測定ができる。

この実施例のマイクロプロセッサでは、上記のようなバ
スサイクルを、マイクロプログラムシーケンスによって
実行するようになっている。

第２図には、分岐命令実行の際のマイクロプログラムフ
ローが、また第３図にはその場合のタイミングチャート
が示されている。

すなわち、マイクロプログラム方式の制御部は、先ずプ
ログラムカウンタ１３の値をアドレス出力レジスタ１６
に入れてそれを外部のアドレスバス上に出力させる（ス
テップＳｌ）。すると、そのアドレスによって外部のプ
ログラムメモリがアクセスされてデータバス上に命令コ
ードが出力される。そこで、マイクロプロセッサはデー
タバス上の命令コードを命令レジスタ２に取り込み（ス
テップＳ２）、次にアドレス出力レジスタ１６内のアド
レスをインクリメントしてそれを外部アドレスバス上に
出力させる（ステップＳ３）、すると、ステップＳ２で
フェッチされた命令の次のアドレスに入っているオペラ
ンドが外部メモリからデータバス上に出力される。そこ
で、マイクロプロセッサは、そのオペランドをデータバ
スからデータ入力レジスタ１７に取り込む（ステップ３
４）。

ここで、仮りにステップＳ２で取り込んだ命令が分岐命
令であった場合には、その命令に続くオペランドは分岐
先の命令の位置を示すアドレス（分岐命令アドレスを基
準とする相対アドレス）であり、これがデータ入力レジ
スタ１７レジスタに取り込まれる。

ここまでは、分岐命令以外の命令のフェッチと同じであ
る。フェッチした命令が通常の命令のときは、ステップ
８１０の実行サイクルに移行する。

しかして、この実施例のマイクロプロセッサでは、フェ
ッチした命令が分岐命令であった場合ステップＳ４の分
岐先アドレスの取込み後に、ステップＳ５へ進んでステ
ータスレジスタ１２等を参照して分岐条件が成立してい
るか否かを判定するとともに、プログラムカウンタ１３
の値（分岐命令のアドレス）をアドレス出力レジスタ１
６に入れ、それを外部アドレスバス上へ出力させる０次
に、上記判定結果に基づいて分岐先のアドレスの計算を
行ないながら、ステップＳ５での判定結果に応じて状態
レジスタ１８の書き換えを行なってステータス信号ＳＴ
を外部へ出力させる（ステップＳ６）。その後、上記ス
テップＳ１へ戻って次の命令のフェッチを行なう。

なお、上記ステップＳ６における分岐先アドレスの計算
は、ステップＳ５での判定結果が“条件成立”のときは
プログラムカウンタ１３の値にステップＳ４でデータ入
力レジスタ１７に取り込んだ相対アドレスを加算する処
理であり、“′条件不成立”のときはプログラムカウン
タ１３の値に「２」を加えて分岐命令の次の命令のアド
レスを計算する処理である。

第４図には、上記実施例のマイクロプロセッサ（第１図
参照）を用いたマイクロコンピュータシステムのソフト
ウェアテスト装置の一実施例が示されている。

この実施例のテスト装置には、分岐命令を実行して条件
が成立し分岐先アドレスヘジャンプした場合にその分岐
命令の分岐回数を記憶するメモリＲＡＭＩと、条件が成
立しないでそのまま次の命令に移行した場合（以下、通
過と称する）に分岐命令の通過回数を記憶するメモリＲ
ＡＭ２とが設けられている。また、各メモリＲＡＭＩ、
ＲＡＭ２に対応して分岐回数をカウントアツプするカウ
ンタＣＮＴ１と通過回数をカウントアツプするカウンタ
ＣＮＴ２が設けられている。カウンタＣＮＴ１とＣＮＴ
２は共用させることができる。

そして、上記トレース用のメモリＲＡＭＩとＲＡＭ２を
条件成立の判定結果に応じて選択的にアクティブにさせ
るため、被テストシステム２０のマイクロプロセッサＣ
ＰＵから出力されるステータス信号ＳＴをデコードして
メモリに対する制御信号を形成するデコーダＤＥＣＩが
設けられている。また、このテスト装置により得られた
分岐命令のアドレスや分岐回数等のデータを解析してＣ
１ガバレージを計算する解析用マイクロコンピュータＭ
ＰＵと、被テストシステム２０により被テストプログラ
ムを走らせてガバレージのテストに必要なデータを収集
するテストモードと、解析用マイクロコンピュータＭＰ
Ｕによる解析モードとの切換えを行なうモード切換回路
ＭＣＣが設けられている。

テストモードでは、モード切換回路Ｍ　ＣＣからの制御
信号ＣＶＲによってバッファＢＦＦ１１〜ＢＦＦ１５が
アクティブにされて、デコーダＤＥＣ１の出力に応じて
メモリＲＡ　Ｍ　１またはＲＡ　Ｍ２の分岐命令アドレ
スと同一アドレスにカウンタＣＮＴ１またはＣＮＴ２で
カウントアツプした分岐回数または通過回数を書き込む
。

一方、解析モードではモード切換回路ＭＣＣからの制御
信号ＭＰＵによってバッファＢＦＦ２１〜ＢＦＦ２５が
アクティブにされて、テスト装置が被テストシステムか
ら切り離される。そして、デコーダＤＥＣ２からの選択
信号Ｃ８Ｉ、Ｃ８２によりメモリＲＡＭ１またはＲＡＭ
２が選択され。

テストモードで収集した分岐情報が解析用マイクロコン
ピュータＭＰＵによって読み出させるようにされている
。

ガバレージトレーサ（第４図のテスト装置から解析用マ
イクロコンピュータＭＰＵを除いた部分）により、被テ
ストシステム２０上で−通りのソフトウエアのテストを
終了した場合、解析用マイクロコンピュータＭＰＵによ
り、トレース用メモリＲＡ　Ｍ　１とＲＡＭ２の内容を
読み出して、実行済みの分岐命令のアドレスと通過また
は分岐別にその実行回数を、コンソールまたはプリンタ
等のＩ１０装置に出力する。さらに、被テストプログラ
ムのソースプログラムを上記テストとは別個に、ソフト
的に解析し、その被テストプログラム中にある全分岐命
令のアドレスを抜き出しておき、この情報とメモリＲＡ
ＭＩ、ＲＡＭ２の内容を比較することにより、Ｃ１ガバ
レージ末を計算して定斌的に表現することができる他、
未通過の分岐命令アドレスと未通過の方向を示すことが
可能となる。

第５図には、ソフトウェアテスト装置３０とテストシス
テムの全体の構成を示す。第４図のガバレージトレース
部による被テストシステムのソフトウェアのテストで、
実行済みの分岐命令のアドレスと、分岐方向がわかる。

これらの情報は、解析袋ｗ３１のシリアルＩ゛１０ポー
ト３２を介して、ホストコンピュータ４０に転送される
。ホストコンピュータ４０上では、被テストシステム２
０のソースプログラムから分岐命令だけを抜き出し、そ
のアドレスを記録したファイルを作成しておき、ガバレ
ージトレーサ何から送られてきた、実行済分岐命令およ
び分岐方向情報と比較し、Ｃ１ガバレージ率の計算と、
未通過分岐命令の検出を行ない、ＣＲＴ装置４１に表示
したりプリンタ４２により印字する。

また、通常ソフトウェアのテストは１日では終了しない
ので、トレース用のメモリＲＡＭＩ、ＲＡＭ２の内容を
保存できるようにすると便利である。このため、第４図
の実施例では解析装置３１にバックアップ用のＥＥＰ−
ＲＯＭ３３ａ、３３ｂを設けである。

また、ある一つの被テストシステムのナス１−中に、ガ
バレージトレーサを別のテストシステムに接続する必要
がある場合も考えられる。この場合には、メモリＲＡＭ
Ｉ、ＲＡＭ２の内容を、ホストコンピュータ４０に転送
して、フロッピーディスク等の記憶装置４３内に保存す
ることもできる。

以上説明したように、上記実施例は、マイクロプロセッ
サが分岐命令を実行する場合に、分岐先または次の命令
語をフェッチする前にその分岐命令の位置するアドレス
と、条件成立して分岐するのかあるいは分岐条件が成立
せず次の命令へ行くのかを示す制御信号を出力させるよ
うにしたので、マイクロプロセッサから出力される分岐
命令のアドレスと分岐条件の成立／不成立を示す信号に
基づいて、複数の分岐命令がプリフェッチされる場合に
おいても、命令の先取りか実行かを、また分岐命令の実
行によるジャンプか割込みによるジャンプかを区別でき
るとともに、実行された分岐命令および通過した分岐を
容易に知ることができるという作用により、プログラム
のテスト充分性を外部回路で容易にテストできるという
効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
分岐命令の実行時の状態を示すステータス信号をマイク
ロプロセッサから出力させると説明したが、汎用マイク
ロプロセッサの中にはホールト状態や命令の先頭語のフ
ェッチ状態等を外部へ知らせる端子を持つものがあるの
で、それらの端子から実施例のステータス信号ＳＴを出
力させるようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるソフトウェアの０１
ガバレージテスト用のテスト装置に適用したものについ
て説明したが、この発明はそれに限定されるものでなく
、エミュレータその他のデバッグ装置に利用することが
できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、被テストプログラムのテスト終了後またはテ
ストの最中に、被テストシステムに何の影響も与えるこ
となく、テスト充分性つまり全体の分岐命令の内のどれ
だけの分岐をテストしたのか、定量的に表示することが
できるとともに、分岐命令アドレスと分岐方向を示す情
報をバス上に出力するので、小さなハードウェアでＣ１
ガバレージ情報を記録できる。また、未通過の分岐命令
を知ることができるので、そこを通過させる条件を考え
ることができ、被テストソフトウェアのテストの効率を
向上させることができる。

【図面の簡単な説明】

第１図は本発明を適用したマイクロプロセッサの実施例
を示すブロック図、 第２図は分岐命令実行の際のバスサイクルの制御手法を
示すマイクロプログラムフローチャー１−１第３図はそ
の際のマイクロプロセッサのタイミングチャート、 第４図はテスト装置特にガバレージトレーサ部の構成例
を示すブロック図、 第５図はソフトウェアテスト装置全体のシステム構成例
を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、分岐命令実行中もしくはそれ以外の命令の実行中で
   あることおよび分岐命令実行時における分岐の方向を示
   すステータス信号を出力する端子を備えてなることを特
   徴とするデータ処理装置。 ２、分岐命令実行時に上記ステータス信号とともに、分
   岐命令の入っているメモリ上のアドレスを示す信号が出
   力されるようにされてなることを特徴とする特許請求の
   範囲第１項記載のデータ処理装置。