JP2002512396A - 組込みシステムのためのリアルタイムデバッガインターフェース - Google Patents

Abstract

(57)【要約】 デバッギングインターフェース（１０）は、１対のデコーダ（２８ａ、２８ｂ）およびプロセッサのシーケンサに接続された事象履歴バッファ（１４）を有する。第１のデコーダは、プロセッサの命令ＲＡＭに接続されている。第２のデコーダ（３２ａ）は、シーケンサの原因レジスタ（２２ａ）に接続され、事象履歴バッファ（１４）もまた原因レジスタ（２２ａ）に接続されている。第１のデコーダ（２８ａ）は、プロセッサのアクティビティをサイクル毎に示す３ビットリアルタイム出力（３０ａ）を提供する。３ビット出力（３０ａ）は、７つの異なる条件、即ち、プロセッサによって実行される最後の命令がプログラムカウンタインクリメント（INC）、例外、事象履歴バッファエントリのない例外、または選択されたブランチであったどうか、最後のクロックサイクルから実行された命令がなかったかどうか、およびジャンプが即時ジャンプまたはレジスタへのジャンプであったかどうかを示す。事象履歴バッファ（１４）は、第１のデコーダ（２８ａ）が、最終命令が例外またはレジスタへのジャンプであったことを示すとき、および、割込みラインの状態の変化または内部プロセッサ例外があるとき、最後に実行された命令に関するさらに詳細な情報でロードされる。

Description

【発明の詳細な説明】

【０００１】発明の背景 １．技術分野 本発明は、リアルタイムでソフトウェアをデバッグするためのシステムおよび
方法に関する。特に、本発明は、組込み（埋込み）システム（例えば、少なくと
も１つのプロセッサを単一チップ上に有するＡＳＩＣチップ）においてファーム
ウェアをリアルタイムでデバッグするためのシステムおよび方法に関する。

【０００２】 ２．背景技術 ソフトウェアデバッギングは、多数の方法で行われ得るが、その中にはリアル
タイムで行われないものもある。従来のデバッギング技術とは、プログラムがリ
アルタイムで実行するように設計されるときのレートよりもはるかに遅いレート
でプログラム命令のステップを進めることであった。プログラムの命令を１ステ
ップずつ進めることによって、エラーが発生したときにそのエラーを確認するこ
とができ、エラー直前に実行されたプログラムコードラインを分析してエラーの
原因を見出すことができる。しかし、プログラム実行時のエラーがタイミングエ
ラーまたはプログラムをリアルタイムの速度で実行しているときにのみ発生する
他のタイプのエラーである場合には、この技術は有用ではない。本明細書で用い
る用語「リアルタイム」とは、入来データレート（非常に高い場合がある）を処
理するためにプログラムが実行されなければならないレートを意味する。

【０００３】 リアルタイムで実行されているプログラムをデバッグするために、「トレーシ
ング（tracing）」と呼ばれる技術が広範囲に用いられている。トレーシングに
は、コンピュータがプログラムコードを実行する際に行うトランザクションを記
録することが含まれる。障害（failure）発生時にコンピュータによって行われ
るアクティビティの追跡は、障害の原因となり得るものを隔離するという点で有
用な指針となり得る。

【０００４】 他の有用なデバッギングツールは、プログラム内の選択された場所にブレーク
ポイントを設定することである。ブレークポイントは、ソフトウェアのフローを
トラップし、ソフトウェアの特定部分がエンターされ終了されたか否か、また、
いつ、どのようにしてエンターされ終了されたかを洞察する。ソフトウェアのフ
ローを分析することによって、バグを隔離するのに有用な情報が提供され得る。

【０００５】 現状水準のトレーシングおよびトラッピング方法の多くは、システムバス（即
ち、ＣＰＵをメモリに接続するバス）に接続されたデバッグサポート回路によっ
て成し遂げられる。例えば、「Ｄｅｂｕｇ Ｓｕｐｐｏｒｔ ｉｎ ａ Ｐｒｏ
ｃｅｓｓｏｒ Ｃｈｉｐ」という名称のＳｏｍａｓｕｎｄａｒａｍらの米国特許
第５，４９１，７９３号を参照のこと。デバッグ回路をシステムバスに接続する
と都合がよい。なぜなら、アドレス、命令、およびデータにシステムバスを通し
てアクセスすることができるからである。しかし、デバッグサポート回路をシス
テムバスに接続すると、バスへの電気的負荷がインクリメントし、バスの動作を
妨害する。さらに、システムバスの動作は、デバッグサポート回路の動作を妨害
する可能性がある。さらに、システムバスは、内部キャッシュを用いるＣＰＵ上
で実行されるプログラムをデバッグするために必要な情報を必ずしもすべて提供
しないこともある。これらのＣＰＵは、必要とする情報がキャッシュ内で得られ
るならば、システムバスにはアクセスしない。ＣＰＵが内部キャッシュにアクセ
スしている間にエラーが発生すると、デバッグサポート回路は、必要とする情報
にアクセスすることができない。

【０００６】 他のトレーシングおよびトラッピング方法は、「Ｏｎ−Ｃｈｉｐ Ｉｎ−Ｃｉ
ｒｃｕｉｔ−Ｅｍｕｌａｔｏｒ Ｍｅｍｏｒｙ Ｍａｐｐｉｎｇ ａｎｄ Ｂｒ
ｅａｋｐｏｉｎｔ Ｒｅｇｉｓｔｅｒ Ｍｏｄｕｌｅｓ」という名称のＷｈｉｓ
ｔｅｌらの米国特許第５，８３３，３１０号に開示されている。この方法による
と、内部バスコントローラは、メモリアドレスバスおよび整合レジスタに接続さ
れている。アドレスバスに書き込まれたメモリアドレスが整合レジスタ内のアド
レスと一致すると、メモリマッピングモジュールは、メモリサイクルを外部デバ
ッグメモリにマップする。ユーザは、１セットのブレークポイントレジスタに書
き込むことによって、メモリがマップされる特定のバス事象条件を設定すること
ができる。この方法の欠点は、外部デバッグメモリをチップに接続することがで
きるようにチップにさらなるＩ／Ｏピンのセットが必要となることである。これ
には、かなりの数のピンが必要とされ得る。なぜなら、マップされるアドレスは
３２または６４ビット幅であり得るからである。

【０００７】 さらに他のトレーシングおよびトラッピング方法は、「Ｅｒｒｏｒ Ｃｏｎｄ
ｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ ｆｏｒ Ｈａｎｄｌｉｎｇ Ｉｎｔｅｒｒｕｐ
ｔ ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｈａｖｉｎｇ Ｍｕｌｔ
ｉｐｌｅ Ｐｒｏｃｅｓｓｏｒｓ」という名称のＳａｔａｇｏｐａｎらの米国特
許第５，５１３，３４６号に開示されている。この方法によると、割込みプロセ
ッサコントローラは、すべての割込みをインターセプトし、これらをマルチプロ
セッサチップ内の適切なプロセッサに転送する。割込みプロセッサコントローラ
は、割込みがいつエラーを引き起こすかを決定する論理を含んでいる。なぜなら
、前に引き起こされた割込みはクリアされていないからである。このようなエラ
ーが検出されると、ビットは、エラー検出レジスタ内に設定される。このビット
は、プロセッサ間割込みチャネルに対応する。レジスタ内のビットは論理和がと
られ、単一のビット出力はエラーの発生を示す。次に、レジスタが調べられ、実
行中のコード内の割込みエラーのロケーションを決定する。この方法は、システ
ムバスを妨害せず、チップ上にそれほど多くのさらなるピンを必要とはしない。
しかし、この方法によって提供されるデバッギング情報は限定されたものである
。

【０００８】 Ｍｏｔｏｒｏｌａ ＭＰＣ−８６０ ＰｏｗｅｒＱｕｉｃｃ（商標）は、プロ
グラム開発システムインターフェースポートを有する。このポートは、プログラ
ムが実行されている間のプログラム実行状態を示す３ビット出力を提供する。Ｍ
ＰＣ−８６０は、４０ｍＨｚの通信コントローラであるが、開発システムインタ
ーフェースポートは４ｍＨｚのレートでのみ動作可能である。従って、ポートは
、リアルタイムデバッギングには用いることはできない。ＭＰＣ−８６０用の規
格は、「ＭＰＣ−８６０ ＰＯＷＥＲＱＵＩＣＣ ＵＳＥＲ‘Ｓ ＭＡＮＵＡＬ
」，Ｃｏｐｙｒｉｇｈｔ １９９６ Ｍｏｔｏｒｏｌａ，Ｉｎｃ．，Ｓｃｈａｕ
ｍｂｅｒｇ，ＩＬで見出される。本明細書において、その開示全体を参考のため
に援用する。

【０００９】 少なくとも１つの組込みプロセッサを用いるＡＳＩＣ設計は、さらなるデバッ
ギング問題を提示する。所定の時間ポイントで命令をトラップする従来の方法は
、ファームウェアのデバッギングを可能にするためにシステムが停止されなけれ
ばならないことを暗示している。しかし、システムが一旦停止されると、リアル
タイム事象およびそれらのタイミング関係は失われる。（リアルタイム動作中に
）活性トラヒックが存在しているときのみ識別できるファームウェアバグがある
場合、ファームウェアを変更する前にエラーに関する文脈情報を得る必要がある
。

【００１０】発明の概要 従って、本発明の目的は、リアルタイム文脈およびイベント（事象）相互作用
の損失なく命令を追跡するためのデバッギングインターフェースを提供すること
である。

【００１１】 本発明の目的はまた、プロセッサまたはシステムバスの動作を妨害しないデバ
ッギングインターフェースを提供することである。

【００１２】 本発明の他の目的は、プロセッサチップ上でさらに多くのピンを必要としない
デバッギングインターフェースを提供することである。

【００１３】 本発明の他の目的は、実行された命令に関するかなりの量の情報へのアクセス
を提供するデバッギングインターフェースを提供することである。

【００１４】 以下に詳細に説明するこれらの目的を果たすために、本発明のデバッギングイ
ンターフェースは、プロセッサのシーケンサおよびプロセッサの命令ＲＡＭ（Ｉ
ＲＡＭ）に接続された第１のデコーダを有する。本発明によれば、第１のデコー
ダは、最後のクロックサイクル中のプロセッサのアクティビティを示すリアルタ
イム３ビット出力をサイクル毎に提供する。本発明の好ましい実施形態によると
、３ビット出力は、プロセッサのアクティビティに関する７つの異なる条件を示
す。特に、３ビット出力は、最後のクロックサイクル以降に新しい命令が実行さ
れたかどうか、新しい命令が実行された場合には、プロセッサによって実行され
た最後の命令が、即時ジャンプ、レジスタへのジャンプ、または選択されたブラ
ンチであったかどうかを示す。さらに、３ビット出力は、命令を実行した結果、
例外となったかどうかを示す。この３ビット出力を経時的に記録し、それをプロ
グラムコード内に挙げられている実際の命令と比較することによって、リアルタ
イムで実行されていたプログラムに関する重要なデバッギング情報が得られる。

【００１５】 本発明の好ましい実施形態によると、第２のデコーダおよび事象履歴バッファ
は、プロセッサのシーケンサの原因レジスタ（cause register）に接続されてい
る。特に、第２のデコーダは、履歴バッファのイネーブル入力に接続され、原因
レジスタは、履歴バッファのデータ入力に接続されている。第２のデコーダは、
原因レジスタのコンテンツをデコードし、原因レジスタのコンテンツが例外、ジ
ャンプレジスタ命令、または割込みラインの状態の変化を示すときにはいつでも
履歴バッファをイネーブルにする。履歴バッファがイネーブルにされるときはい
つでも、原因レジスタおよびプログラムカウンタからの情報は、バッファにロー
ドされる。履歴バッファのコンテンツを経時的に記録し、その情報を実際のプロ
グラムコードと比較することによって、リアルタイムで実行されていたプログラ
ムに関するさらなる重要なデバッギング情報が得られる。この本発明の好ましい
実施形態によると、第１のデコーダの３ビット出力によって示される７番目の条
件は、履歴バッファに書き込むことなく例外が生じたかどうかである。

【００１６】 本発明の好ましい実施形態によると、事象履歴バッファ内の各エントリは、４
４ビットである。履歴バッファ内の各４４ビットエントリは、現在の１６ビット
タイムスタンプ、原因レジスタまたはプログラムカウンタの特定フィールドから
の２３ビット、エントリがジャンプまたは例外に関連するかどうかを示す１ビッ
ト、（マルチプロセッサシステムにおける）プロセッサ番号を識別する２ビット
、履歴バッファがオーバフローしたかどうかを識別する１ビット、およびタイム
スタンプロールオーバービットを含む。履歴バッファは、好ましくは、少なくと
も１６エントリの深さを有する。

【００１７】 デバッギングインターフェースの例示的なインプリメンテーションは、３つの
プロセッサを有するＡＳＩＣチップ上で実現される。各プロセッサには、上記の
ように２つのデコーダが設けられ、単一の事象履歴バッファはチップ上に設けら
れる。チップ上の９個のピンは、各第１のデコーダの３ビット出力へのアクセス
を提供するために用いられる。チップ上の３個のピンは、事象履歴バッファのコ
ンテンツへのシリアルアクセス（データ、クロック、およびイネーブル）を提供
する。チップ上のこれらの１２個のピンによって、診断デバイスはチップの動作
を妨害することなくリアルタイム動作中にチップに接続される。第１のデコーダ
の出力および事象履歴バッファのコンテンツは、診断デバイスによって経時的に
記録され、チップ内でリアルタイムで発生している処理事象をリアルタイムで記
録することができる。このリアルタイム記録と、実行されているプログラムコー
ドの情報とによって、プロセッサの実行シーケンスの真の状況がリアルタイムで
提供され、それによってコードのデバッギングが促進される。

【００１８】 本発明のさらなる目的および利点は、添付の図面と共に詳細な説明を参照する
ことによって当業者に明白になるであろう。

【００１９】好ましい実施形態の詳細な説明 ここで、図１を参照する。本発明によるデバッガインターフェースを組み込ん
だ例示的なＡＳＩＣチップ１０は、３つのプロセッサ１２ａ、１２ｂ、１２ｃを
有し、これらのプロセッサはクロックバス１７を介して共通クロック１６を共有
する。各プロセッサは、命令ＲＡＭ（ＩＲＡＭ）１８ａ、１８ｂ、１８ｃ、演算
論理装置（ＡＬＵ）２０ａ、２０ｂ、２０ｃ、および「シーケンサ」２２ａ、２
２ｂ、２２ｃを有する。各シーケンサは、プログラムカウンタ２４ａ、２４ｂ、
２４ｃ、および原因レジスタ２６ａ、２６ｂ、２６ｃを有する。各プログラムカ
ウンタは、関連するＩＲＡＭにおける命令指標および命令がプロセッサによって
実行される際の指標へのポインタを含む。原因レジスタは、割込み、例外、およ
び他のプロセッサ機能に関する現在の情報を記憶する。

【００２０】 本発明の１つの態様によると、第１のデコーダ２８ａ、２８ｂ、２８ｃは、各
ＩＲＡＭ１８ａ、１８ｂ、１８ｃ、および各シーケンサ２２ａ、２２ｂ、２２ｃ
（即ち、各プログラムカウンタおよび各原因レジスタ）に接続されている。各第
１のデコーダは、３個のピン（０、１、２）を介してチップ１０からリアルタイ
ムで得られる３ビット出力３０ａ、３０ｂ、３０ｃを有する。

【００２１】 上記のように、各第１のデコーダ２８の３ビット出力は、最後のクロックサイ
クル中のプロセッサのアクティビティを示す。従って、デコーダ２８は、プログ
ラムカウンタがそのポインタを新しい命令の方へ移動させたかどうかを示すよう
に配置されている。デコーダはまた、ＩＲＡＭ内の命令をデコードし、命令に関
する情報を提供し、原因レジスタのコンテンツをデコードし、命令実行中に生じ
る例外を示す。本発明の好ましい実施形態によると、第１のデコーダ２８は、以
下の表１に示すように解釈される３ビット出力を生成する。

【表１】

【００２２】 出力０００は、最後のクロックサイクルからプロセッサ内に変化がなかったこ
と（即ち、プロセッサは、新しい命令を処理せず、プログラムカウンタポインタ
には変化がなかったこと）を示す。出力００１は、プロセッサがプログラム内の
次の命令を処理したこと（即ち、プログラムカウンタポインタが指標内で次の命
令までインクリメントしたこと）を示す。出力０１０は、プロセッサによって処
理された最後の命令が命令への「ハードコード化」ジャンプであったこと（即ち
、プログラムカウンタによって指し示されたＩＲＡＭ内の命令が、プログラム内
の絶対アドレスへのジャンプ命令であることを示すコードを有すること）を示す
。出力０１１は、プロセッサによって処理された最後の命令がレジスタのコンテ
ンツに基づいた命令へのジャンプであったこと（即ち、プログラムカウンタによ
って指し示されたＩＲＡＭ内の命令が、変数値によって決定されるプログラム内
のロケーションへのジャンプ命令であることを示すコードを有すること）を示す
。出力１００は、最後のクロックサイクル以降に、プロセッサに割込みまたは例
外が生じたこと（即ち、原因レジスタのコンテンツが、割込みまたは例外を示す
コードを有すること）を示す。出力１０１は、プロセッサによって処理された最
後の命令が、選択されたｐｃブランチ（分岐）であったこと（即ち、プログラム
カウンタによって指し示されたＩＲＡＭ内の命令が、他の命令へのブランチバッ
クであることを示すコードを有すること）を示す。出力１１０は、現在のところ
用いられないが、将来用いるために保管される。出力１１１は、最後のクロック
サイクルから、プロセッサに割込みまたは例外が生じ、履歴バッファにおいて入
力がなされなかったことを示す。

【００２３】 第１のデコーダ２８の動作およびその出力を、以下に表２で示す簡単なコード
リストを参照しながら説明する。

【表２】

【００２４】 表２のリストは、ライン８０に１つの「即時」または「ハードコード化」ジャ
ンプ命令、およびライン５０に条件付きブランチを有する。リストはまた、レジ
スタのコンテンツ（即ち、ライン１０で入力されるＡ値）に基づいた、１つのジ
ャンプ命令をライン６０に有する。表２に示す命令を実行している間の第１のデ
コーダからの３ビット出力を以下の表３に示す。表３では、変数Ａ、Ｂ、Ｃ、お
よびＤもまた示される。

【表３】

【００２５】 第１の命令（ライン１０に示す）が実行されるとき、第１のデコーダは、プロ
グラム実行中にプログラムカウンタインクリメント（ＩＮＣ）が発生したことを
示し、「００１」の出力を示す。プログラムがライン１０の命令からライン４０
の命令まで進行するにつれて、第１のデコーダは、プログラム実行中にプログラ
ムカウンタインクリメント（ＩＮＣ）が発生したことを示し続け、「００１」の
出力を示し続ける。ライン５０の命令が実行されると、第１のデコーダは、選択
されたプログラムカウンタブランチ（ＰＢＴ）が発生したことを示し、「１０１
」の出力を示す。表２および表３に示すように、プログラムはライン７０に分岐
する。なぜなら、ライン５０の条件表現が変数Ｄ＝７に基づいて真であるからで
ある。ライン７０を実行すると、第１のデコーダは、プログラムを実行中にプロ
グラムカウンタインクリメント（ＩＮＣ）が発生したことを示し、「００１」の
出力を示す。ライン８０で命令が実行されると、第１のデコーダは、即時ジャン
プ（ＪＩ）が発生したことを示し、「０１０」の出力を示す。表２および表３に
示すように、プログラムはライン３０にジャンプする。ライン３０および４０で
命令が実行されると、第１のデコーダは、プログラム実行中にプログラムカウン
タインクリメント（ＩＮＣ）が発生したことを示し、「００１」の出力を示す。
ライン５０が実行されると（この時点では２回目）、第１のデコーダは、プログ
ラム実行中にプログラムカウンタインクリメント（ＩＮＣ）が発生したことを示
し、「００１」の出力を示す。なぜなら、ライン５０におけるジャンプのための
条件（Ｄ＝７）はもはや有効ではないからである。ここで、ライン６０は実行さ
れ、レジスタに記憶されているロケーションへのジャンプが発生する。従って、
第１のデコーダは、「０１１」の出力を示すことによってレジスタへのジャンプ
（ＪＲ）を示す。

【００２６】 再び図１を参照する。本発明の他の態様によると、各原因レジスタ２６ａ、２
６ｂ、２６ｃは、事象履歴バッファ１４のデータ入力Ｄに接続され、第２のデコ
ーダ３２ａ、３２ｂ、３２ｃは、各原因レジスタおよび履歴バッファ１４のイネ
ーブル入力Ｅに接続されている。クロック１６は、共通のクロック信号を履歴バ
ッファ１４のクロック入力Ｃにクロックバス１７を介して提供し、タイムスタン
プレジスタ１９はまた、クロックバス１７に接続されている。履歴バッファ１４
のコンテンツは、履歴バッファ１４のデータ、クロック、およびイネーブル（Ｄ
、Ｃ、Ｅ）の３個のピンによってチップから得られるようにされる。本発明のこ
の態様によると、特定の条件が第２のデコーダ３２の１つによって検出されると
、履歴バッファは、適切なデコーダを介してイネーブルにされ、原因レジスタ、
タイムスタンプレジスタ、およびプログラムカウンタからの情報は、履歴バッフ
ァに記憶される。特に、第２のデコーダ３２は、第１のデコーダが、レジスタに
記憶されているロケーションへジャンプするための命令をプロセッサが処理して
いることを示すコードを含むときはいつでも、第１のデコーダが例外発生を示す
コードを含むときはいつでも、および第１のデコーダが割込みラインの状態の変
化を示すコードを含むときはいつでも、履歴バッファをイネーブルにする。

【００２７】 本発明の好ましい実施形態によると、履歴バッファはイネーブルにされると、
原因レジスタまたはプログラムカウンタ、およびタイムスタンプレジスタから４
４ビットの情報を取り込む。４４ビットの情報は、好ましくは、以下の表４に示
すように組織化される。

【表４】

【００２８】 第１のビット、ビットロケーション４３は、記憶されているエントリがプログ
ラムカウンタ情報または原因レジスタ情報を有するかを示すモード識別子である
。２ビットプロセッサ識別番号は、ビットロケーション４２、４１において2進
形式で記憶される。この番号は、（マルチプロセッサシステムの場合に）どのプ
ロセッサの情報が記憶されているかを示すために用いられる。ビットロケーショ
ン４０から１８までの次の２３ビットは、原因レジスタ情報またはプログラムカ
ウンタ情報を上記で説明したモードに応じて記憶するために用いられる。プログ
ラムカウンタ情報が記憶されている場合、プログラムカウンタのコンテンツは、
ビットロケーション４０から１８に記憶される。原因レジスタ情報が記憶されて
いる場合、ビットロケーション４０は、プロセッサがブランチ遅延スロットにお
ける命令を実行している間に例外が発生したかどうかを示すために用いられる（
これは、ＲＩＳＣプロセッサなどのパイプラインプロセッサに適用される）。ビ
ットロケーション３９から３５は、プロセッサに関連する例外条件を記憶するた
めに用いられる。ビットロケーション３４から１８は、すべての待ち状態の割込
み（外部、ソフトウェア、コプロセッサ）の指示を記憶するために用いられる。
ビットロケーション１７におけるＨＯＶＲＦフィールドは、内部事象履歴バッフ
ァがオーバーフローしたかどうかを示すために用いられる。ＴＲビット１６は、
タイムスタンプロールオーバを示すために用いられ、ビット１５から０は、１６
ビットタイムスタンプを記憶するために用いられる。本発明の好ましい実施形態
によると、履歴バッファ１４で取り込まれる４４ビットは、４４クロックサイク
ル（ビットシリアル出力）にわたってデータピンＤで連続して出力される。

【００２９】 上記のように、事象履歴バッファは、事象（マスクされていない例外またはＰ
Ｃジャンプレジスタ命令のいずれか）が発生したときに情報を記録する。本発明
の好ましい実施形態によると、これには、原因レジスタ毎にさらなるマスクレジ
スタおよび自走タイムスタンプカウンタが必要である。事象マスクは、スタティ
ックデバッグインターフェースにおけるＪＴＡＧテストレジスタ負荷命令によっ
て提供される。例外に対応する原因レジスタビットがマスクされていないか、ま
たはＰＣジャンプレジスタ命令が生じた際、履歴バッファにおいて入力がなされ
る。

【００３０】 当業者には言うまでもなく、第１のデコーダ２８の出力および履歴バッファ１
４のコンテンツは、特に、実行されている実際のプログラムコードに照らした場
合、リアルタイムで各プロセッサの実行シーケンスを比較的完全に示す。従って
、本発明によると、デバッギングシステムは、図２に示すように、第１のデコー
ダおよび履歴バッファに接続され得る。

【００３１】 ここで、図２を参照する。第１のデコーダの出力３０ａ、３０ｂ、３０ｃおよ
び履歴バッファのＤ、Ｃ、Ｅ端子は、デバッギングコンピュータ４４に接続され
ている。デバッギングコンピュータ４４は、好ましくは、そこに記憶されている
プログラムコードのコピーを有する。第１のデコーダの３ビット出力３０ａ、３
０ｂ、３０ｃおよび履歴バッファのＤ、Ｃ、Ｅ端子は、好ましくは、インターフ
ェースバッファ４０に接続されている。インターフェースバッファ４０は、シリ
アル、パラレル、またはネットワーク接続４２によってデバッギングコンピュー
タ４４に接続されている。インターフェースバッファ４０は、レートデカップリ
ングバッファである。本発明の好ましい実施形態では、デバッガインターフェー
スは、１００ＭＨｚの３プロセッサシステム上に設けられる。このシステムでは
、事象履歴バッファを読み出すためのデータレートは、約１ギガビット／秒であ
る。現在のＰＣは、このデータレートにはついていけない。従って、事象履歴デ
ータの損失を防止するためにバッファ４０が設けられる。

【００３２】 プログラムがＡＳＩＣ１０上で実行されているとき、デバッギングコンピュー
タ４４は第１のデコーダおよび履歴バッファから情報を収集する。コンピュータ
４４によって収集される情報は、コンピュータ４４に記憶されているコードのコ
ピーを１ステップずつ進めることによってＡＳＩＣによって実行されるコードの
各ラインと関連づけられる。バグが発見された場合、障害につながる命令実行の
完全な履歴は、コンピュータ４４で調べることができる。デバッギングシステム
は、非侵襲性で、リアルタイムで動作するプログラムのデバッギングを可能にす
る。

【００３３】 本明細書では、組込みシステムのためのリアルタイムデバッガインターフェー
スの実施形態を説明および例示した。本発明の特定の実施形態を記載したが、本
発明はこれに限定されるものではなく、本発明は技術が許容する限り広い範囲に
わたり、明細書もこれと同様に解釈されることを意図する。従って、特定のエン
コーディング技術について第１のデコーダ出力および履歴バッファコンテンツを
参照しながら開示したが、他のエンコーディング技術も本明細書で記載したのと
実質的に同様の結果を成し遂げる限り用いることができるのは言うまでもない。
また、本発明を３プロセッサＡＳＩＣチップを参照しながら例示したが、本発明
は、より多くのまたはより少ないプロセッサを有する他のタイプのチップにも適
用され得ることは言うまでもない。さらに、特定の構造を第１のデコーダによっ
て提供される指示を参照しながら開示したが、他の構造も本明細書に記載したの
と実質的に同じ結果を成し遂げる限り同様に用いることができることは言うまで
もない。従って、当業者には言うまでもなく、さらに他の改変がクレームされて
いる精神および範囲を逸脱しないで本発明においてなされ得る。

【図面の簡単な説明】

【図１】 本発明によるリアルタイムデバッガインターフェースの例示的な
インプリメンテーションの概略ブロック図。

【図２】 本発明によるリアルタイムデバッガインターフェースを実現する
チップに接続されたデバッギングシステムの概略ブロック図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パーレラ，ユージン・エル アメリカ合衆国コネチカット州06468，モ ンロー，セトラーズ・ファーム・ロード 48 (72)発明者 マリアノ，リチャード アメリカ合衆国コネチカット州06801，ベ セル，コドフィッシュ・ヒル・ロード 140 Ｆターム(参考） 5B042 GA11 GA13 GC02 GC08 HH48 JJ10 MA08 MB01 MC13 【要約の続き】 込みラインの状態の変化または内部プロセッサ例外があ るとき、最後に実行された命令に関するさらに詳細な情 報でロードされる。

Claims (25)

【特許請求の範囲】
1. 【請求項１】 リアルタイムデバッギングインターフェースを有するプロセ
   ッサであって、 ａ）前記プロセッサによって実行される命令を記憶するための命令メモリ手段
   と、 ｂ）前記命令メモリ手段に結合された、前記命令を指標付けするためのプログ
   ラムカウンタ手段と、 ｃ）割込みおよび例外に関する情報を示すための原因レジスタ手段と、 ｄ）クロックサイクル中に前記プロセッサによって実行される命令に関する情
   報を示すための第１のデコーダ手段であって、前記命令メモリ手段、前記プログ
   ラムカウンタ手段、および前記原因レジスタ手段に結合され、第１の出力を有す
   る第１のデコーダ手段とを備え、 前記第１の出力は前記プロセッサのアクティビティに関する情報をリアルタイ
   ムで提供する、プロセッサ。
2. 【請求項２】 前記プロセッサのアクティビティに関する情報は、ジャンプ
   命令が実行されたこと、レジスタのコンテンツに基づいたジャンプ命令が実行さ
   れたこと、ブランチが選択されたこと、および例外が生じたこと、のうちの少な
   くとも１つに関する情報を含む、請求項１に記載のプロセッサ。
3. 【請求項３】 前記クロックサイクルはプロセッサクロックサイクルであり
   、前記第１のデコーダ手段は、前記各プロセッサクロックサイクル毎に、前記プ
   ロセッサによって実行される各命令に関する前記情報を更新する、請求項１に記
   載のプロセッサ。
4. 【請求項４】 前記プロセッサによって実行される各命令に関する前記情報
   は、前のプロセッササイクル以降に命令が実行されたかどうかを示すことを含む
   、請求項３に記載のプロセッサ。
5. 【請求項５】 前記第１の出力は３ビットパラレル出力である、請求項１に
   記載のプロセッサ。
6. 【請求項６】 ｅ）前記原因レジスタ手段に結合され、第２の出力を有する
   、前記原因レジスタ手段のコンテンツに関する情報を示すための第２のデコーダ
   手段と、 ｆ）プロセッサ事象に関する情報を記憶するための事象履歴バッファ手段であ
   って、データ入力、データ出力、およびイネーブル入力を有し、前記データ入力
   が前記原因レジスタ手段に結合され、前記イネーブル入力が前記第２の出力に結
   合されている事象履歴バッファ手段と、をさらに備え、 前記第２のデコーダ手段は、前記原因レジスタ手段のコンテンツをデコードし
   、前記原因レジスタ手段のコンテンツが特定の事象を示すときには、前記事象履
   歴バッファ手段をイネーブルにして前記原因レジスタ手段のコンテンツを取り込
   む、請求項１に記載のプロセッサ。
7. 【請求項７】 前記第２のデコーダ手段は、前記原因レジスタ手段のコンテ
   ンツが割込みラインの状態の変化、内部プロセッサ例外、およびレジスタのコン
   テンツに基づいたジャンプ命令の少なくとも１つを含む事象を示すとき、前記事
   象履歴バッファ手段をイネーブルにする、請求項６に記載のプロセッサ。
8. 【請求項８】 前記事象履歴バッファ手段の前記データ出力はビットシリア
   ル出力である、請求項６に記載のプロセッサ。
9. 【請求項９】 前記プロセッサは複数のピンを有するチップ上で実現され、
   前記第１の出力および前記データ出力は前記複数のピンのいくつかを介して提供
   される、請求項６に記載のプロセッサ。
10. 【請求項１０】 前記第１の出力はｎビットパラレル出力であり、前記デー
    タ出力はシリアル出力である、請求項９に記載のプロセッサ。
11. 【請求項１１】 複数のプロセッサおよびリアルタイムデバッギングインタ
    ーフェースを有する組込みシステムであって、 ａ）前記複数のプロセッサのそれぞれによって実行される命令を記憶するため
    の複数の命令メモリ手段と、 ｂ）各々が前記複数の命令メモリ手段のそれぞれに結合された、前記命令メモ
    リ手段のコンテンツを指標付けするための複数のプログラムカウンタ手段と、 ｃ）各々が前記プロセッサのそれぞれに接続された、前記複数のプロセッサの
    対応するものについての割込みおよび例外に関する情報を示すための複数の原因
    レジスタ手段と、 ｄ）各々が前記命令メモリ手段のそれぞれ、前記プログラムカウンタ手段のそ
    れぞれ、および前記原因レジスタ手段のそれぞれに結合され、第１の出力を有す
    る、前記プロセッサのそれぞれによってクロックサイクル中に実行される命令に
    関する情報を示すための複数の第１のデコーダ手段と、を備え、 前記第１の出力の各々は前記プロセッサのアクティビティに関する情報をリア
    ルタイムで提供する、組込みシステム。
12. 【請求項１２】 前記プロセッサのアクティビティに関する情報は、ジャン
    プ命令が実行されたこと、レジスタのコンテンツに基づいたジャンプ命令が実行
    されたこと、ブランチが選択されたこと、および例外が生じたこと、のうちの少
    なくとも１つに関する情報を含む、請求項１１に記載の組込みシステム。
13. 【請求項１３】 前記クロックサイクルはプロセッサクロックサイクルであ
    り、前記第１のデコーダ手段の各々は、前記それぞれのプロセッサの前記各プロ
    セッサクロックサイクル毎に、それぞれのプロセッサによって実行される各命令
    に関する前記情報を更新する、請求項１１に記載の組込みシステム。
14. 【請求項１４】 それぞれのプロセッサによって実行される各命令に関する
    前記各情報は、前記それぞれのプロセッサの前のプロセッササイクル以降に命令
    が実行されたかどうかを示すことを含む、請求項１３に記載の組込みシステム。
15. 【請求項１５】 前記各第１の出力は３ビットパラレル出力である請求項１
    １に記載の組込みシステム。
16. 【請求項１６】 ｅ）各々が前記複数の原因レジスタ手段のそれぞれに結合
    された、それぞれの原因レジスタ手段のコンテンツに関する情報を示すための複
    数の第２のデコーダ手段と、 ｆ）プロセッサ事象に関する情報を記憶するための事象履歴バッファ手段であ
    って、データ入力、データ出力、およびイネーブル入力を有し、前記データ入力
    が前記複数の原因レジスタ手段のそれぞれに結合され、前記イネーブル入力が前
    記第２の出力のそれぞれに結合されている事象履歴バッファ手段と、を備え、 前記第２のデコーダ手段の各々が、それぞれの原因レジスタ手段のコンテンツ
    をデコードし、前記それぞれの原因レジスタ手段のコンテンツが特定の事象を示
    すときには、前記事象履歴バッファをイネーブルにし、前記それぞれの原因レジ
    スタ手段のコンテンツを取り込む、請求項１１に記載の組込みシステム。
17. 【請求項１７】 それぞれの原因レジスタ手段のコンテンツが、割込みライ
    ンの状態の変化、内部プロセッサの例外、およびレジスタのコンテンツに基づい
    たジャンプ命令の少なくとも１つを含む事象を示すときには、前記第２のデコー
    ダ手段の各々は前記事象履歴バッファ手段をイネーブルにする、請求項１６に記
    載の組込みシステム。
18. 【請求項１８】 前記事象履歴バッファ手段の前記データ出力はビットシリ
    アル出力である請求項１６に記載の組込みシステム。
19. 【請求項１９】 前記システムは複数のピンを有するチップ上で実現され、
    前記第１および第２の出力は前記複数のピンのいくらかを介して提供される、請
    求項１１に記載の組込みシステム。
20. 【請求項２０】 前記第１の出力の各々はｎビットパラレル出力であり、前
    記第２の出力はシリアル出力である、請求項１９に記載の組込みシステム。
21. 【請求項２１】 プロセッサをデバッグする方法であって、 ａ）プロセッサのアクティビティに関する情報をリアルタイムで提供するステ
    ップと、 ｂ）前記プロセッサによって実行される命令を前記プロセッサのアクティビテ
    ィに関する情報に関連づけるステップと、 を含む方法。
22. 【請求項２２】 前記プロセッサのアクティビティに関する情報を提供する
    ステップは、前記プロセッサによって実行されるすべての命令に関する情報を提
    供することを含む、請求項２１に記載の方法。
23. 【請求項２３】 前記プロセッサのアクティビティに関する情報を提供する
    ステップは、最後のプロセッサセイクル中に前記プロセッサが命令を実行しなか
    ったという情報を提供することを含む、請求項２２に記載の方法。
24. 【請求項２４】 前記プロセッサのアクティビティに関する情報は、最後に
    実行された命令がジャンプ、レジスタのコンテンツに基づいたジャンプ、選択さ
    れたブランチ、または例外を生じる命令であったかどうかの少なくとも１つを示
    すことを含む、請求項２１に記載の方法。
25. 【請求項２５】 ｃ）特定のプロセッサ事象が発生するときに前記プロセッ
    サの状態に関する情報を提供するステップをさらに含み、前記特定のプロセッサ
    事象は、割込みラインの状態の変化、内部プロセッサ例外、およびレジスタのコ
    ンテンツに基づいたジャンプ命令の実行、の少なくとも１つを含む、請求項２１
    に記載の方法。