JPS62109140A - プログラム処理装置のトレ−ス回路 - Google Patents
プログラム処理装置のトレ−ス回路Info
- Publication number
- JPS62109140A JPS62109140A JP60250302A JP25030285A JPS62109140A JP S62109140 A JPS62109140 A JP S62109140A JP 60250302 A JP60250302 A JP 60250302A JP 25030285 A JP25030285 A JP 25030285A JP S62109140 A JPS62109140 A JP S62109140A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はプログラム処理装置のトレース回路に関し、特
にプログラム処理装置においてプログラムの処理の流れ
を示すトレース情ＩＩを収集するトレース回路に関する
。
にプログラム処理装置においてプログラムの処理の流れ
を示すトレース情ＩＩを収集するトレース回路に関する
。
ブ１．Ｊグラム処理装置において、プログラムを走行さ
せた時に実際にプログラムがどのような経路をたどって
走行したかがわかるとプログラムのデバッグあるいは障
害の調査等に非常に有効である。
せた時に実際にプログラムがどのような経路をたどって
走行したかがわかるとプログラムのデバッグあるいは障
害の調査等に非常に有効である。
そのためには、プログラムが実際に実行した命令のアド
レスあるいは走行したルーチンに関する情報等を何らか
の手段でメモリに格納し、後でそのメモリの内容を読み
出すことができればよい。
レスあるいは走行したルーチンに関する情報等を何らか
の手段でメモリに格納し、後でそのメモリの内容を読み
出すことができればよい。
このトレース情報の収集をプログラムで行う方式も考え
られるが、この方式はプログラムの処理時間の増大を招
くためにプログラム処理装置の能力に十分余裕がある場
合にしか採用することができない。
られるが、この方式はプログラムの処理時間の増大を招
くためにプログラム処理装置の能力に十分余裕がある場
合にしか採用することができない。
一方、ハードウェアでトレース情報の収集を行う従来の
プログラム処理装置のトレース回路では、プロセンサハ
スの全てのバスサイクルあるいはプロセッサの命令フェ
ッチのバスサイクルの全てにおいてハードウェアがアド
レスバス情報等をトレース用メモリに格納していた。
プログラム処理装置のトレース回路では、プロセンサハ
スの全てのバスサイクルあるいはプロセッサの命令フェ
ッチのバスサイクルの全てにおいてハードウェアがアド
レスバス情報等をトレース用メモリに格納していた。
上述した従来のプログラム処理装置のトレース回路では
、全てのバスサイクルあるいは命令フェッチのバスサイ
クルの全てをトレース情報収集の対象としているため、
詳細なトレース情報が採取できるという利点がある反面
、特に必要としないバスサイクルまでトレースしてしま
うのでトレース情報が膨大な量となり、一般的にはトレ
ース用メモリの容量の制限から時間的にあまり長い時間
にわたるトレース情報が収集できず、本当に必要なトレ
ース情報が採取できない場合が多いという欠点がある。
、全てのバスサイクルあるいは命令フェッチのバスサイ
クルの全てをトレース情報収集の対象としているため、
詳細なトレース情報が採取できるという利点がある反面
、特に必要としないバスサイクルまでトレースしてしま
うのでトレース情報が膨大な量となり、一般的にはトレ
ース用メモリの容量の制限から時間的にあまり長い時間
にわたるトレース情報が収集できず、本当に必要なトレ
ース情報が採取できない場合が多いという欠点がある。
プログラムのデバッグあるいは障害調査のためにはプロ
グラムがどのような経路をたどって処理を行ったかがで
きるだけ長時間にわたって解明できることが重要であり
、トレース情報からプログラムの流れが判断できればプ
ログラムリストを照合することによりプログラムが行っ
た処理を解析することは可能である。
グラムがどのような経路をたどって処理を行ったかがで
きるだけ長時間にわたって解明できることが重要であり
、トレース情報からプログラムの流れが判断できればプ
ログラムリストを照合することによりプログラムが行っ
た処理を解析することは可能である。
本発明の目的は、上述の点に鑑み、命令フエ”／チされ
るメインメモリのアドレスが不連続になったときにのみ
そのメインメモリのアドレスをトレース情報として収集
するプログラム処理装置のトレース回路を提供すること
にある。
るメインメモリのアドレスが不連続になったときにのみ
そのメインメモリのアドレスをトレース情報として収集
するプログラム処理装置のトレース回路を提供すること
にある。
本発明のプログラム処理’Ａｔのトレース回路は、コン
トロールバス、アドレスバスおよびデータバスからなる
プロセッサハスを備えるプログラム処理袋Ｔｔにおいて
、前記アドレスバスを介して転送されるアドレスバス情
報を書込みデータとするトレース用メモリとこのトレー
ス用メモリのメモリアドレスを保持するメモリアドレス
カウンタと、前記トレース用メモリへの書込みを制御す
る書込み制御回路と、前記コントロールバスを介して転
送されるハス制御情報に含まれる命令フェッチ信号に基
づいて命令フエ’７チのハスサイクルにおける前記アド
レスバス情報を保持する命令アドレスラッチ回路とこの
命令アドレスラッチ回路から出力される命令アドレス情
報をインクリメントする命令アドレスインクリメント回
路とこの命令アドレスインクリメント回路でインクリメ
ントされた命令アドレス情報と前記アドレスバス情報と
を命令フェッチのバスサイクル時に比較して比較結果が
不一致の場合にｎｉｌ記書込み制御回路に前記アドレス
バス情報を前記トレース用メモリに書き込ませる動作を
行わせる命令アドレス比較回路とを有する。
トロールバス、アドレスバスおよびデータバスからなる
プロセッサハスを備えるプログラム処理袋Ｔｔにおいて
、前記アドレスバスを介して転送されるアドレスバス情
報を書込みデータとするトレース用メモリとこのトレー
ス用メモリのメモリアドレスを保持するメモリアドレス
カウンタと、前記トレース用メモリへの書込みを制御す
る書込み制御回路と、前記コントロールバスを介して転
送されるハス制御情報に含まれる命令フェッチ信号に基
づいて命令フエ’７チのハスサイクルにおける前記アド
レスバス情報を保持する命令アドレスラッチ回路とこの
命令アドレスラッチ回路から出力される命令アドレス情
報をインクリメントする命令アドレスインクリメント回
路とこの命令アドレスインクリメント回路でインクリメ
ントされた命令アドレス情報と前記アドレスバス情報と
を命令フェッチのバスサイクル時に比較して比較結果が
不一致の場合にｎｉｌ記書込み制御回路に前記アドレス
バス情報を前記トレース用メモリに書き込ませる動作を
行わせる命令アドレス比較回路とを有する。
次に本発明について図面を参照して説明する。
図は本発明の一実施例を示すブロック図である。
本実施例のプログラム処理装置のトレース回路ｌは、命
令アドレスラッチ回路１０、命令アドレスインクリメン
ト回路１１、命令アドレス比較回路１２、書込み制御回
路２０、メモリアドレスカウンタ２１およびトレース用
メモリ２２から構成されている。
令アドレスラッチ回路１０、命令アドレスインクリメン
ト回路１１、命令アドレス比較回路１２、書込み制御回
路２０、メモリアドレスカウンタ２１およびトレース用
メモリ２２から構成されている。
トレース用メモリ２２にはトレース情報が格納されるが
、実際にはトレース情報を読み出すための回路が必要で
ある。しかし、本発明はトレース情報の収集、すなわち
占込みに関する発明であるので、本実施例においてはト
レース情報の読出し回路は図示を省略しである。
、実際にはトレース情報を読み出すための回路が必要で
ある。しかし、本発明はトレース情報の収集、すなわち
占込みに関する発明であるので、本実施例においてはト
レース情報の読出し回路は図示を省略しである。
コントロールバス３０１、データバス３０２おヨヒアド
レスバス３０３からなるプロセッサハス３００には、１
−レース回路ｌの他に、特に図示していないが、プログ
ラムが格納されるメインメモリ、プログラムを実行する
プロセンサ、入出力装置を制御する入出力制御部等が接
続されている。
レスバス３０３からなるプロセッサハス３００には、１
−レース回路ｌの他に、特に図示していないが、プログ
ラムが格納されるメインメモリ、プログラムを実行する
プロセンサ、入出力装置を制御する入出力制御部等が接
続されている。
プロセッサバス３００を占有するバスサイクルには、プ
ロセッサがメインメモリに格納されている命令を読み出
す命令フェッチサイクル、命令実行によりプロセッサが
メインメモリからオペランドを読み出すオペランドフェ
ッチサイクル、入出力命令実行による入出力命令サイク
ル、人出力制御部が直接メインメモリとデータ転送を行
う直接メモリアクセス（ＤＭＡ）サイクル等がある。
ロセッサがメインメモリに格納されている命令を読み出
す命令フェッチサイクル、命令実行によりプロセッサが
メインメモリからオペランドを読み出すオペランドフェ
ッチサイクル、入出力命令実行による入出力命令サイク
ル、人出力制御部が直接メインメモリとデータ転送を行
う直接メモリアクセス（ＤＭＡ）サイクル等がある。
プロセッサバス３００を構成するアドレスバス３０３は
、命令アドレスラッチ回路１０、命令アドレス比較回路
１２およびトレース用メモリ２２にそれぞれ接続されて
いる。また、コントロールバス３０１を介して転送され
る信号の一部である命令フェッチ信号すは、プロセッサ
がメインメモリに格納されている命令を読み出す命令フ
ェッチサイクルのときに°真° となり、信号線３１０
を介して命令アドレスラッチ回路１０および命令アドレ
ス比較回路１２に接続されている。
、命令アドレスラッチ回路１０、命令アドレス比較回路
１２およびトレース用メモリ２２にそれぞれ接続されて
いる。また、コントロールバス３０１を介して転送され
る信号の一部である命令フェッチ信号すは、プロセッサ
がメインメモリに格納されている命令を読み出す命令フ
ェッチサイクルのときに°真° となり、信号線３１０
を介して命令アドレスラッチ回路１０および命令アドレ
ス比較回路１２に接続されている。
書込み制御回路２０に接続された信号線３２０は、プロ
セッサバス３００の入出力命令サイクルでプログラムが
セントまたはり七ノドするトレース制御信号ｄを書込み
制御回路２０に供給する。このトレース制御信号ｄが°
真“のときに書込み制御回路２０の動作が許可され、
°偽°のときに書込み制御回路２０の動作が禁止される
。
セッサバス３００の入出力命令サイクルでプログラムが
セントまたはり七ノドするトレース制御信号ｄを書込み
制御回路２０に供給する。このトレース制御信号ｄが°
真“のときに書込み制御回路２０の動作が許可され、
°偽°のときに書込み制御回路２０の動作が禁止される
。
命令アドレスラッチ回路１０は、信号線３１０を介して
供給される命令フェッチ信号すの後縁でアドレスバス３
０３から供給されるアドレスバス悄ｔｌｌａをラッチし
てラッチ命令アドレス情ｆ８ａ、を信号線１００に出力
する。ラッチ命令アドレス情ｆ［ｉａ、は、命令アドレ
スインクリメント回路１１によりインクリメントされて
信号線１１０を介してインクリメント命令アドレス情！
Ｉａｌとして命令アドレス比較回路１２に供給される。
供給される命令フェッチ信号すの後縁でアドレスバス３
０３から供給されるアドレスバス悄ｔｌｌａをラッチし
てラッチ命令アドレス情ｆ８ａ、を信号線１００に出力
する。ラッチ命令アドレス情ｆ［ｉａ、は、命令アドレ
スインクリメント回路１１によりインクリメントされて
信号線１１０を介してインクリメント命令アドレス情！
Ｉａｌとして命令アドレス比較回路１２に供給される。
命令アドレス比較回路１２は、１３月線３１０を介して
供給される命令フェッチ信号すが°真′の間にインクリ
メント命令アドレス情報ａ、とアドレスバス情報ａとを
比較し、両者が一致したならばトレースポイント４ｇ号
Ｃを°真°にして信号線１２０を介して書込み制御回路
２０に供給する。
供給される命令フェッチ信号すが°真′の間にインクリ
メント命令アドレス情報ａ、とアドレスバス情報ａとを
比較し、両者が一致したならばトレースポイント４ｇ号
Ｃを°真°にして信号線１２０を介して書込み制御回路
２０に供給する。
トレースポイント信号Ｃが°真°となったときに信号線
３２０を介して供給されるトレース制御信号ｄが゛真°
の状態であれば、書込み制御回路２０はトレース用メモ
リ２２に対して信号ｖＡ２００を介してメモリ書込み信
号ｅを供給する。このメモリ書込み信号ｅを受けてトレ
ース用メモリ２２は、アドレスバス３０３を介して供給
されるアドレスバス情ｆ［ｉａをメモリアドレスカウン
タ２１から信号線２１０を介して伝達されるメモリアド
レス情報ｇで指定されるメモリアドレスに書き込む。し
たがって、命令フェッチされたメインメモリのアドレス
がトレース用メモリ２２にトレース情報として収集され
ることになる。
３２０を介して供給されるトレース制御信号ｄが゛真°
の状態であれば、書込み制御回路２０はトレース用メモ
リ２２に対して信号ｖＡ２００を介してメモリ書込み信
号ｅを供給する。このメモリ書込み信号ｅを受けてトレ
ース用メモリ２２は、アドレスバス３０３を介して供給
されるアドレスバス情ｆ［ｉａをメモリアドレスカウン
タ２１から信号線２１０を介して伝達されるメモリアド
レス情報ｇで指定されるメモリアドレスに書き込む。し
たがって、命令フェッチされたメインメモリのアドレス
がトレース用メモリ２２にトレース情報として収集され
ることになる。
このトレース動作終了後、書込み制御回路２０はメモリ
アドレスカウンタ２１に対して（８分線２０１を介して
メモリアドレスカウントアツプ信号ｒを供給し、メモリ
アドレスカウンタ２１に保持されているトレース用メモ
リ２２のアドレスをカウントアツプさせる。これにより
、次のトレース動作に備えられる。
アドレスカウンタ２１に対して（８分線２０１を介して
メモリアドレスカウントアツプ信号ｒを供給し、メモリ
アドレスカウンタ２１に保持されているトレース用メモ
リ２２のアドレスをカウントアツプさせる。これにより
、次のトレース動作に備えられる。
当込み制御回路２０は、トレース制御信号ｄが゛偽°の
状態の場合には、トレースポイント信号Ｃが゛真° と
なっても上述のようなトレース用メモリ２２に対する書
込み動作を行わせない。
状態の場合には、トレースポイント信号Ｃが゛真° と
なっても上述のようなトレース用メモリ２２に対する書
込み動作を行わせない。
次に、このように構成された本実施例のプログラム処理
装置のトレース回路の動作について説明する。
装置のトレース回路の動作について説明する。
プロセッサは通常メインメモリに格納されている順に命
令を実行する。したがって、このような場合には、命令
フェッチされるメインメモリのアドレスは連続する。メ
インメモリに格納されている命令が格納順に実行されて
いるときは命令アドレス比較回路１２の２つの比較入力
であるインクリメント命令アドレス情＋ＦＪａ−とアド
レスバス情ｆｌＪａは命令フェッチ１３号が“真゛の間
では一敗するため、トレースポイント信号Ｃは１１′
とならずトレース動作は行われない。
令を実行する。したがって、このような場合には、命令
フェッチされるメインメモリのアドレスは連続する。メ
インメモリに格納されている命令が格納順に実行されて
いるときは命令アドレス比較回路１２の２つの比較入力
であるインクリメント命令アドレス情＋ＦＪａ−とアド
レスバス情ｆｌＪａは命令フェッチ１３号が“真゛の間
では一敗するため、トレースポイント信号Ｃは１１′
とならずトレース動作は行われない。
無条件分岐命令が実行されたときあるいは条件付分岐命
令実行時に分岐条件が満足されたときに、命令フェッチ
されるメインメモリのアルレスは不連続となる。命令フ
ェッチされるメインメモリのアドレスが不連続となる場
合は分岐命令実行時の他に、割込み発生時、割込み処理
からのリターン時またはサブルーチンからのリターン時
等がある。
令実行時に分岐条件が満足されたときに、命令フェッチ
されるメインメモリのアルレスは不連続となる。命令フ
ェッチされるメインメモリのアドレスが不連続となる場
合は分岐命令実行時の他に、割込み発生時、割込み処理
からのリターン時またはサブルーチンからのリターン時
等がある。
プログラムが分岐する場合等の命令フェッチされるメイ
ンメモリのアドレスが不連続となる場合には、命令アド
レス比較回路１２の２つの比較入力は一致しないのでト
レースポイント信号Ｃが”真゛となる。このとき、プロ
グラムによりトレース制御信号ｄが゛真゛にされていれ
ば命令フェッチされたメインメモリのアドレスがトレー
ス用メモリ２２に書き込まれる。このため、トレース用
メモリ２２にはプログラムがメインメモリに格納されて
いる命令順に実行されなかったときの命令アドレスのみ
が順に書き込まれていくことになる。
ンメモリのアドレスが不連続となる場合には、命令アド
レス比較回路１２の２つの比較入力は一致しないのでト
レースポイント信号Ｃが”真゛となる。このとき、プロ
グラムによりトレース制御信号ｄが゛真゛にされていれ
ば命令フェッチされたメインメモリのアドレスがトレー
ス用メモリ２２に書き込まれる。このため、トレース用
メモリ２２にはプログラムがメインメモリに格納されて
いる命令順に実行されなかったときの命令アドレスのみ
が順に書き込まれていくことになる。
なお、プログラムによってトレース制御信号ｄをセット
およびリセットすることによりトレース回路ｌのトレー
ス動作の許可（開始）および禁止（停止Ｉ：）を行うこ
とができるので、例えば最初にトレース動作を許可して
トレース情報の収集を開始し何らかの条件検出時にトレ
ース動作を禁止してトレース情報の収集を停止するよう
にプログラムを作成すること等により、必要とするトレ
ース情報を得るようにすることができる。
およびリセットすることによりトレース回路ｌのトレー
ス動作の許可（開始）および禁止（停止Ｉ：）を行うこ
とができるので、例えば最初にトレース動作を許可して
トレース情報の収集を開始し何らかの条件検出時にトレ
ース動作を禁止してトレース情報の収集を停止するよう
にプログラムを作成すること等により、必要とするトレ
ース情報を得るようにすることができる。
以上説明したように本発明は、命令フェッチされるメイ
ンメモリのアドレスが不連続となった場合にのみそのメ
インメモリのアドレスをトレース情報として収集するこ
とにより、比較的小容量のトレース用メモリで比較的長
時間にわたってプログラムがどのような経路をたどって
処理を行ったかあるいはプログラムの処理のどの時点で
どのような割込みを受は付けて処理したがをトレースさ
れた情報とプログラムリストとを照合することによって
解析できるという効果がある。
ンメモリのアドレスが不連続となった場合にのみそのメ
インメモリのアドレスをトレース情報として収集するこ
とにより、比較的小容量のトレース用メモリで比較的長
時間にわたってプログラムがどのような経路をたどって
処理を行ったかあるいはプログラムの処理のどの時点で
どのような割込みを受は付けて処理したがをトレースさ
れた情報とプログラムリストとを照合することによって
解析できるという効果がある。
図は本発明の一実施例を示すプログラム処理装置のトレ
ース回路のブロック図である。 図において、 １・・・トレース回路、 １０・・・命令アドレスラッチ回路、 １１・・・命令アドレスインクリメント回路、１２・・
・命令アドレス比較回路、 ２０・・・書込み制御回路、 ２１・・・メモリアドレスカウンタ、 ２２・・ ・トレース用メモリ、 １００、１１０．１２０，２００，２０１，２１０，３
１０，３２０・・・信号線、 ３００ ・・プロセッサバス、 ３０１ ・・コントロールバス、 ３０２ ・・データバス、 ３０３ ・・アドレスバス、 ａ・・・アドレスバス情報、 ａｌ・・・ランチ命令アドレス１１′？−ｆｉｔ、ａ２
・・・インクリメント命令アドレス情￥ｌ、ｂ・・・命
令フェッチ信号、 Ｃ・・・トレースポイント信号、 ｄ・・・トレース制御信号、 Ｃ・・・メモリ書込み信号、 ｒ・・・メモリアドレスカウントアツプ信号、ｇ・・・
メモリアドレス情報である。
ース回路のブロック図である。 図において、 １・・・トレース回路、 １０・・・命令アドレスラッチ回路、 １１・・・命令アドレスインクリメント回路、１２・・
・命令アドレス比較回路、 ２０・・・書込み制御回路、 ２１・・・メモリアドレスカウンタ、 ２２・・ ・トレース用メモリ、 １００、１１０．１２０，２００，２０１，２１０，３
１０，３２０・・・信号線、 ３００ ・・プロセッサバス、 ３０１ ・・コントロールバス、 ３０２ ・・データバス、 ３０３ ・・アドレスバス、 ａ・・・アドレスバス情報、 ａｌ・・・ランチ命令アドレス１１′？−ｆｉｔ、ａ２
・・・インクリメント命令アドレス情￥ｌ、ｂ・・・命
令フェッチ信号、 Ｃ・・・トレースポイント信号、 ｄ・・・トレース制御信号、 Ｃ・・・メモリ書込み信号、 ｒ・・・メモリアドレスカウントアツプ信号、ｇ・・・
メモリアドレス情報である。
Claims (1)
- 【特許請求の範囲】 コントロールバス、アドレスバスおよびデータバスから
なるプロセッサバスを備えるプログラム処理装置におい
て、 前記アドレスバスを介して転送されるアドレスバス情報
を書込みデータとするトレース用メモリと、 このトレース用メモリのメモリアドレスを保持するメモ
リアドレスカウンタと、 前記トレース用メモリへの書込みを制御する書込み制御
回路と、 前記コントロールバスを介して転送されるバス制御情報
に含まれる命令フェッチ信号に基づいて命令フェッチの
バスサイクルにおける前記アドレスバス情報を保持する
命令アドレスラッチ回路とこの命令アドレスラッチ回路
から出力される命令アドレス情報をインクリメントする
命令アドレスインクリメント回路と、 この命令アドレスインクリメント回路でインクリメント
された命令アドレス情報と前記アドレスバス情報とを命
令フェッチのバスサイクル時に比較して比較結果が不一
致の場合に前記書込み制御回路に前記アドレスバス情報
を前記トレース用メモリに書き込ませる動作を行わせる
命令アドレス比較回路と、 を有することを特徴とするプログラム処理装置のトレー
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250302A JPS62109140A (ja) | 1985-11-08 | 1985-11-08 | プログラム処理装置のトレ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250302A JPS62109140A (ja) | 1985-11-08 | 1985-11-08 | プログラム処理装置のトレ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109140A true JPS62109140A (ja) | 1987-05-20 |
Family
ID=17205884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250302A Pending JPS62109140A (ja) | 1985-11-08 | 1985-11-08 | プログラム処理装置のトレ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146650A (ja) * | 1988-11-29 | 1990-06-05 | Yokogawa Electric Corp | バス・アナライザ |
| JP2010033123A (ja) * | 2008-07-25 | 2010-02-12 | Rohm Co Ltd | 記憶装置 |
-
1985
- 1985-11-08 JP JP60250302A patent/JPS62109140A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146650A (ja) * | 1988-11-29 | 1990-06-05 | Yokogawa Electric Corp | バス・アナライザ |
| JP2010033123A (ja) * | 2008-07-25 | 2010-02-12 | Rohm Co Ltd | 記憶装置 |
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