JPS58182766A - プログラムトレ−ス装置 - Google Patents
プログラムトレ−ス装置Info
- Publication number
- JPS58182766A JPS58182766A JP57065658A JP6565882A JPS58182766A JP S58182766 A JPS58182766 A JP S58182766A JP 57065658 A JP57065658 A JP 57065658A JP 6565882 A JP6565882 A JP 6565882A JP S58182766 A JPS58182766 A JP S58182766A
- Authority
- JP
- Japan
- Prior art keywords
- register
- program
- address
- microinstruction
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はデータ処理装置においてプログラムの動作履歴
金主記憶上に残すためのプログラムトレース装置に関す
る。
金主記憶上に残すためのプログラムトレース装置に関す
る。
従来技術
従来プログラムの動作ｉト１／−スするためのノ・−ド
ウエアとしては、トレースモード全セットすることによ
シ各命令ごとにトＶ−ス割込全発生したシ、または、プ
ログラムの流れが変更される場合トレース割込を発生す
るようなものがある。
ウエアとしては、トレースモード全セットすることによ
シ各命令ごとにトＶ−ス割込全発生したシ、または、プ
ログラムの流れが変更される場合トレース割込を発生す
るようなものがある。
また、個々のプログラムの動作ではなく、システム上に
て平行して実行されるタスクの動作の履歴をとるための
技術としては、オペレーティング／ステムにおいてタス
クの切替を行うルーチンにおいて、タスクの変更状純金
履歴にとることが可能である。
て平行して実行されるタスクの動作の履歴をとるための
技術としては、オペレーティング／ステムにおいてタス
クの切替を行うルーチンにおいて、タスクの変更状純金
履歴にとることが可能である。
ところが、ファームウェア技術の進歩によシ、オペレー
ティングシステム機能の一部が、ファームウェア機能に
と９こまれるようになってきている。この機能の一つと
して、外部割込発生後のタスクディスバッチがファーム
ウェアで行なわれるものがある。この機能がとシ入れら
れると逆にタスクの切替状態をソフトウェアが認識する
ことができなく々るという欠点がある。
ティングシステム機能の一部が、ファームウェア機能に
と９こまれるようになってきている。この機能の一つと
して、外部割込発生後のタスクディスバッチがファーム
ウェアで行なわれるものがある。この機能がとシ入れら
れると逆にタスクの切替状態をソフトウェアが認識する
ことができなく々るという欠点がある。
発明の目的
本発明の目的は、主記憶上の定められた領域全１タスク
が切替ったときの状況を記録するため領域として使用す
ることによシ上記欠点全解決し、ソフトウェアがタスク
切替の履歴データにアクセスできるようにしたプログラ
ムトンース装置全提供することにある。
が切替ったときの状況を記録するため領域として使用す
ることによシ上記欠点全解決し、ソフトウェアがタスク
切替の履歴データにアクセスできるようにしたプログラ
ムトンース装置全提供することにある。
本発明の装置は外部割込みを受けたプログラムによシ実
行された情報のうちプログラム実行の再開のために必要
な情報全記憶する第１の記憶手段と、 該外部割込によシ割込んだプログラムで実行すべき情報
のうちプログラム実行の再開のために必要な情報全記憶
する第２の記憶手段と、この第２の記憶手段から前記プ
ログラム実行の再開のために必要な情報を取り出す取出
手段と、この取出手段から取シ出された情報により割込
んだプログラム金実行する手段と、 前記外部割込に応答して割込発生時刻および割込んだプ
ログラムに対応したタスク制御構造のアドレスの少なく
とも一方全記録する手段とを備えている。
行された情報のうちプログラム実行の再開のために必要
な情報全記憶する第１の記憶手段と、 該外部割込によシ割込んだプログラムで実行すべき情報
のうちプログラム実行の再開のために必要な情報全記憶
する第２の記憶手段と、この第２の記憶手段から前記プ
ログラム実行の再開のために必要な情報を取り出す取出
手段と、この取出手段から取シ出された情報により割込
んだプログラム金実行する手段と、 前記外部割込に応答して割込発生時刻および割込んだプ
ログラムに対応したタスク制御構造のアドレスの少なく
とも一方全記録する手段とを備えている。
発明の実施例
次に本発明について図面を参照して詳細に説明する。
第１図全参照すると、本発明の一実施例を含むシステム
は中央処理装置１１周辺制御装置２．主記憶装置３．中
央処理装置１１周辺制御装置ハ恥′主記憶装置３を接続
するための入出力バス４および、周辺制御装置２によシ
制御される周辺機器５および６から構成されている。第
２図を参照すると、前記中央処理装置ｌは、マイクロ命
令全保持するレジスタ１１．マイクロ命令およびマイク
ロ命令よシ次に実行するマイクロ命令のアドレスを発生
する装置１２．マイクロ命令を格納する記憶ｆｊｔ１３
．マイクロ命令バンファレジスタ１４゜入出力バス４に
データ全出力するためのレジスタ１５、入出力バス４か
らデータをとシこむためのレジスタ１６．入出力バス４
に出力するアドレスを保持するだめのレジスタ１７．汎
用レジスタ、プログラムカウンタ等を含むレジスタファ
イル１８、算術演算および論理演算全行うための演算論
理装置（Ａ、ＬＵ）１９．および必要な定数を発生する
装置２０から構成されている。第３図には、主記憶の中
で特別な意味をもつロケーションが示しである。第３図
全参照すると、主記憶のボインメエリアには、割込式≠
＊＃割込に対応するワーキングセット全指している割込
ベクトル２１゜２２、一定時刻ごとに内容が＋１される
ロケーションを示すタイマ２３．プログラムトレースを
行う主記憶領域の先頭アドレス２４９次にプログラムト
レースを行うべき事象が発生したときに履歴情報を格納
すべきカレントアドレス２５．および５− プログラムトレースを行う主記憶領域の最後のエンドア
ドレス２６全保持している。主記憶には、この他に、そ
れぞれ割込ベクトルによシ、各割込に対応づけられたワ
ーキングセット２７および２８が記憶されている。この
ワーキングセット２７および２８には、走行するプログ
ラムのアト７ス全示すプログラムカ、ウンタＰ、プログ
ラムの状態を示すステータスワードＳ、およびソフトウ
ェアからアクセス可能な全てのレジスタＲＯからＲ１５
が含まれている。さらに主記憶には、プログラムトレー
スを行うための領域が設けられている。−回のトレース
情報は、時刻３０および割込ベクトル情報３１である。
は中央処理装置１１周辺制御装置２．主記憶装置３．中
央処理装置１１周辺制御装置ハ恥′主記憶装置３を接続
するための入出力バス４および、周辺制御装置２によシ
制御される周辺機器５および６から構成されている。第
２図を参照すると、前記中央処理装置ｌは、マイクロ命
令全保持するレジスタ１１．マイクロ命令およびマイク
ロ命令よシ次に実行するマイクロ命令のアドレスを発生
する装置１２．マイクロ命令を格納する記憶ｆｊｔ１３
．マイクロ命令バンファレジスタ１４゜入出力バス４に
データ全出力するためのレジスタ１５、入出力バス４か
らデータをとシこむためのレジスタ１６．入出力バス４
に出力するアドレスを保持するだめのレジスタ１７．汎
用レジスタ、プログラムカウンタ等を含むレジスタファ
イル１８、算術演算および論理演算全行うための演算論
理装置（Ａ、ＬＵ）１９．および必要な定数を発生する
装置２０から構成されている。第３図には、主記憶の中
で特別な意味をもつロケーションが示しである。第３図
全参照すると、主記憶のボインメエリアには、割込式≠
＊＃割込に対応するワーキングセット全指している割込
ベクトル２１゜２２、一定時刻ごとに内容が＋１される
ロケーションを示すタイマ２３．プログラムトレースを
行う主記憶領域の先頭アドレス２４９次にプログラムト
レースを行うべき事象が発生したときに履歴情報を格納
すべきカレントアドレス２５．および５− プログラムトレースを行う主記憶領域の最後のエンドア
ドレス２６全保持している。主記憶には、この他に、そ
れぞれ割込ベクトルによシ、各割込に対応づけられたワ
ーキングセット２７および２８が記憶されている。この
ワーキングセット２７および２８には、走行するプログ
ラムのアト７ス全示すプログラムカ、ウンタＰ、プログ
ラムの状態を示すステータスワードＳ、およびソフトウ
ェアからアクセス可能な全てのレジスタＲＯからＲ１５
が含まれている。さらに主記憶には、プログラムトレー
スを行うための領域が設けられている。−回のトレース
情報は、時刻３０および割込ベクトル情報３１である。
次に割込が発生した場合にどのようにしてトレースが行
なわれるかについて説明する。今中央処理装置が、割込
のレベルｎで走行していたとする。
なわれるかについて説明する。今中央処理装置が、割込
のレベルｎで走行していたとする。
このときに外部からレベルｍの割込要求があシ、かつレ
ベルｍが、走行中のレベルｎよシも優先順位が高い場合
には、この割込は受付けられる。この割込が受付けられ
ると、割込まれたレベルのワ６− −キングセット２８に、中央処理装置内部のプログラム
カウンタ、ステータスレジスタ、およびレジスタ几Ｏ−
几１５のそれぞれの内容が退避される。これによシ再度
レベルｎが起動された時に、ワーキングセット２８から
上記レジスタの内容をリストアすることによりレベルｎ
のプログラムは中断された箇所から再開することが可能
となっている。ワーキングセット２８に対する退避が終
了すると、次に割込んだレベルｍの割込ベクトルが指し
示すワーキングセット２７から、プログラムカウンタス
テータスレジスタ、およびレジスタＲＯ〜Ｒ１５の内容
が、中央処理装置内の対応するレジスタに設定される。
ベルｍが、走行中のレベルｎよシも優先順位が高い場合
には、この割込は受付けられる。この割込が受付けられ
ると、割込まれたレベルのワ６− −キングセット２８に、中央処理装置内部のプログラム
カウンタ、ステータスレジスタ、およびレジスタ几Ｏ−
几１５のそれぞれの内容が退避される。これによシ再度
レベルｎが起動された時に、ワーキングセット２８から
上記レジスタの内容をリストアすることによりレベルｎ
のプログラムは中断された箇所から再開することが可能
となっている。ワーキングセット２８に対する退避が終
了すると、次に割込んだレベルｍの割込ベクトルが指し
示すワーキングセット２７から、プログラムカウンタス
テータスレジスタ、およびレジスタＲＯ〜Ｒ１５の内容
が、中央処理装置内の対応するレジスタに設定される。
これによりタスクの切替がソフトウェアの介入なしに自
動的に行なわれる。
動的に行なわれる。
このあとで、ファームウェアによシ前記ポインタエリア
のタイマ値２３が、カレントアドレス２５の次にトレー
ス情報全格納すべきアドレスに書き込まれる。さらにカ
レントアドレス２５が１増加され、割シ込んだレベルの
割込ベクトルすなわちベクトル２１の内容が、カレント
アドレス２５によシブログラムトレースエリア２９に書
き込まれる。次に、力Ｖントアドレス２５がさらに１増
加され、次のトレース事象発生に備える。このときもし
カレントアドレス２５が、トレース領域の最終アドレス
２６よりも大きくなった場合には、プログラムトレース
エリアの先頭アドレス２４が、カレントアドレス２５の
ロケーシ冒ンに複写される。これによシ、トレース領域
２９は、リング状に最後のアドレスと最初のアドレスが
接続された形式となる。障害が発生した場合トレース情
報は、カレントアドレス２５が示すアドレスから先頭ア
ドレス２４が示すエリアの先頭まで逆むきにトレースし
、そのあとでエンドアドレス２６の指す場所から、カレ
ントアドレス２５の指す場所までトレースする。
のタイマ値２３が、カレントアドレス２５の次にトレー
ス情報全格納すべきアドレスに書き込まれる。さらにカ
レントアドレス２５が１増加され、割シ込んだレベルの
割込ベクトルすなわちベクトル２１の内容が、カレント
アドレス２５によシブログラムトレースエリア２９に書
き込まれる。次に、力Ｖントアドレス２５がさらに１増
加され、次のトレース事象発生に備える。このときもし
カレントアドレス２５が、トレース領域の最終アドレス
２６よりも大きくなった場合には、プログラムトレース
エリアの先頭アドレス２４が、カレントアドレス２５の
ロケーシ冒ンに複写される。これによシ、トレース領域
２９は、リング状に最後のアドレスと最初のアドレスが
接続された形式となる。障害が発生した場合トレース情
報は、カレントアドレス２５が示すアドレスから先頭ア
ドレス２４が示すエリアの先頭まで逆むきにトレースし
、そのあとでエンドアドレス２６の指す場所から、カレ
ントアドレス２５の指す場所までトレースする。
次に、第４図を参照しながら、トレースを行うためのフ
ァームウェアの処理全説明する。まず主記憶３の第３図
に示すタイマ２３のアドレスが、第２図の定数発生器２
０から読み出されメモリアドレスレジスタ１７にセット
される。次に主記憶３からポインタエリアのタイマ２３
の内容が読み出され、レジスタ１６およびＡＬＵ１９ｔ
−介して出力レジスタ１５にセットされる。次にポイン
タエリアのカレントアドレス２５が定数発生器２０から
構成される装置１９を経由してレジスタ１７にロードさ
れる。主記憶３から読み出されたカレントアドレス２５
は、レジスタ１６および演算装置１９を経てレジスタ１
７にセットされる。
ァームウェアの処理全説明する。まず主記憶３の第３図
に示すタイマ２３のアドレスが、第２図の定数発生器２
０から読み出されメモリアドレスレジスタ１７にセット
される。次に主記憶３からポインタエリアのタイマ２３
の内容が読み出され、レジスタ１６およびＡＬＵ１９ｔ
−介して出力レジスタ１５にセットされる。次にポイン
タエリアのカレントアドレス２５が定数発生器２０から
構成される装置１９を経由してレジスタ１７にロードさ
れる。主記憶３から読み出されたカレントアドレス２５
は、レジスタ１６および演算装置１９を経てレジスタ１
７にセットされる。
レジスタ１７のアドレスを用い、レジスタ１５内のタイ
マ値がトレース領域２９のタイマ値３０として書き込ま
れる。次いでレジスタ１７の内容がＡＬＵ１９ｔ”用い
てｌ加えられ再度レジスタ１７にセットされる。レジス
タファイル１８に予め用意しである割込ベクトルＩＶｎ
がレジスタファイル１８から読み出され、ＡＬＵ１９を
介してレジスタ１５に書き込まれる。このレジスタ１５
の内容が主記憶３のトレース領域２９に書込まれる。
マ値がトレース領域２９のタイマ値３０として書き込ま
れる。次いでレジスタ１７の内容がＡＬＵ１９ｔ”用い
てｌ加えられ再度レジスタ１７にセットされる。レジス
タファイル１８に予め用意しである割込ベクトルＩＶｎ
がレジスタファイル１８から読み出され、ＡＬＵ１９を
介してレジスタ１５に書き込まれる。このレジスタ１５
の内容が主記憶３のトレース領域２９に書込まれる。
そのあとでレジスタ１７の値がＡＬＵ１９で＋１され、
レジスタファイル１８内のワーキング領域ＷＲＯに書き
込まれる。次に、エンドアドレス９− ２６が第２図の定数発生器２０から発生されアドレスレ
ジスタ１７に設定される。このアドレスによシ読み出さ
れたエンドアドレスＥＡはレジスタ１６にセットされる
。次にレジスタ１６とレジスタファイル１８のワーキン
グ領域ＷＲＯの内容がＡＬＵ１９で減算され、トレース
領域２９がオーバフローしたかどうかテストされる。オ
ーバフローした場合には、先頭アドレス２４がレジスタ
１７にロニドされ、先頭アドレス２４が主記憶３から読
み出され、レジスタ１５にセットされる。
レジスタファイル１８内のワーキング領域ＷＲＯに書き
込まれる。次に、エンドアドレス９− ２６が第２図の定数発生器２０から発生されアドレスレ
ジスタ１７に設定される。このアドレスによシ読み出さ
れたエンドアドレスＥＡはレジスタ１６にセットされる
。次にレジスタ１６とレジスタファイル１８のワーキン
グ領域ＷＲＯの内容がＡＬＵ１９で減算され、トレース
領域２９がオーバフローしたかどうかテストされる。オ
ーバフローした場合には、先頭アドレス２４がレジスタ
１７にロニドされ、先頭アドレス２４が主記憶３から読
み出され、レジスタ１５にセットされる。
最後に更新されたカレントアドレスが主記憶３に書き戻
されて次の事象発生に備えられる。
されて次の事象発生に備えられる。
本発明は、以上説明したように、主記憶中に、定められ
た領域に割込発生の時刻および割込に対応したタスク制
御構造のアドレスをトレースすることによシ、タスクの
動作の履歴をとることができるという効果がある。
た領域に割込発生の時刻および割込に対応したタスク制
御構造のアドレスをトレースすることによシ、タスクの
動作の履歴をとることができるという効果がある。
第１図は、本発明の一実施例のシステム全体を１０−
示すブロック図、第２図は第１図に示した中央処理装置
部分の詳細ブロック図、第３図は、本発明に関連した主
記憶上の特殊なロケーションを示す図、第４図は、トレ
ース全実現するファームウェアのフローチャーｉ示す。 １・・・・・・中央処理装置、２・・・・・・周辺制御
装置、３・・・・・・主記憶装置、４・・・・・・人出
力バス、５．６・・・・・・周辺機器、１１・・・・・
・命令レジスタ、１２・・・・・・マイク１命令アトＶ
ス発生装置、１３・・・・・・ＲＯＭ。 １４・・・・・・マイクロ命令レジスタ、１５・・・・
・・出力レジスタ、１６・・・・・・入力レジスタ、１
７・・・・・・アドレスレジスタ、１８・・・・・・レ
ジスタファイル、１９・・・・・・ＡＬＵ、２０・・・
・・・定数発生器、２１．２２・・・・・・割込ベクト
ル、２３・・・・・・タイマ、２４・・・・・・トレー
ス領域先頭アドレス、２５・・・・・・トレース領域カ
レントアドレス、２６・・・・・・トレース領域エンド
アドレス、２７．２８・・・・・・ワーキングセット、
２９・・・・・・トレースＲ域、３ｏ・・・・・・トレ
ースされた時刻、−１１− 争″５し
部分の詳細ブロック図、第３図は、本発明に関連した主
記憶上の特殊なロケーションを示す図、第４図は、トレ
ース全実現するファームウェアのフローチャーｉ示す。 １・・・・・・中央処理装置、２・・・・・・周辺制御
装置、３・・・・・・主記憶装置、４・・・・・・人出
力バス、５．６・・・・・・周辺機器、１１・・・・・
・命令レジスタ、１２・・・・・・マイク１命令アトＶ
ス発生装置、１３・・・・・・ＲＯＭ。 １４・・・・・・マイクロ命令レジスタ、１５・・・・
・・出力レジスタ、１６・・・・・・入力レジスタ、１
７・・・・・・アドレスレジスタ、１８・・・・・・レ
ジスタファイル、１９・・・・・・ＡＬＵ、２０・・・
・・・定数発生器、２１．２２・・・・・・割込ベクト
ル、２３・・・・・・タイマ、２４・・・・・・トレー
ス領域先頭アドレス、２５・・・・・・トレース領域カ
レントアドレス、２６・・・・・・トレース領域エンド
アドレス、２７．２８・・・・・・ワーキングセット、
２９・・・・・・トレースＲ域、３ｏ・・・・・・トレ
ースされた時刻、−１１− 争″５し
Claims (1)
- 【特許請求の範囲】 外部割込に応答して割込み金堂はプログラムによシ実行
された情報のうちプログラム実行の再開のために必要な
情報全記憶する第１の記憶手段と、該外部割込によシ割
込んだプログラムで実行すべき情報のうちプログラム実
行の再開のために必要な情報全記憶する第２の記憶手段
と、この第２の記憶手段から前記プログラム実行の再開
のために必要な情報を取シ出す取出手段と、この取出手
段から取シ出された情報によシ割込んだプログラムを実
行する手段と、 前記外部割込に応答して割込発生時刻および割込んだプ
ログラムに対応したプルグラム全実行するためタスク制
御構造のアドレスの少なくとも一方全記録する手段とを
備えたことを特徴とするプログラムトレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065658A JPS58182766A (ja) | 1982-04-20 | 1982-04-20 | プログラムトレ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065658A JPS58182766A (ja) | 1982-04-20 | 1982-04-20 | プログラムトレ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182766A true JPS58182766A (ja) | 1983-10-25 |
Family
ID=13293313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065658A Pending JPS58182766A (ja) | 1982-04-20 | 1982-04-20 | プログラムトレ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120645A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | 情報処理装置 |
| JPH01140249A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 情報処理装置 |
| JPH04229340A (ja) * | 1990-05-07 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | 共用メモリマルチプロセッサコンピュータのデバッグシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54129946A (en) * | 1978-03-31 | 1979-10-08 | Toshiba Corp | Data processor |
-
1982
- 1982-04-20 JP JP57065658A patent/JPS58182766A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54129946A (en) * | 1978-03-31 | 1979-10-08 | Toshiba Corp | Data processor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120645A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | 情報処理装置 |
| JPH01140249A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 情報処理装置 |
| JPH04229340A (ja) * | 1990-05-07 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | 共用メモリマルチプロセッサコンピュータのデバッグシステム |
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