JPH01147640A - マルチプログラミング・デバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、制御が逐次に流れる通常のプログラムと異な
り、複数のプログラムが同期をとりながら並列に流れる
マルチプログラミング・システムに対するデバッグ機能
に関するものである。

従来の技術 従来の逐次処理プログラムに対するデバッグ機能につい
て、第３図に示す従来のデバッグ装置の第９図から第１
１図に示すフローチャート１〜３を参照しながら説明す
る。

第３図に示すように、−船釣なデバッグ装置は、デバッ
グ機能をつかさどるためのＣＰＵ　（以下ホス）ＣＰＵ
という）、メモリ、周辺回路などを具備しており、デバ
ッグの対象となるＣＰＵ’（以下、ターゲットＣＰＵと
いう）の動作をモニタしながら、デバッグ機能を実現し
ている。

また、従来のデバッグ装置は、メモリ操作やブレークポ
イントの設定など、ターゲットＣＰＵ側のアプリケーシ
ョンプログラムに依存しない汎用性のある機能のみを実
現している。

ここでは、アドレスブレーク機能とレジスタ表示機能に
ついて、その動作説明を行なう。第３図において、デバ
ッグ装置３０は、点線で示しである。

図示のデバッグ装置３０は、ホス）ＣＰＵ１００と、ホ
ストプログラムが常駐するホストプログラムメモリ１０
６と、ブレークポイントを登録しておくブレークメモリ
１０４と、このブレークメモリに登録されたブレークポ
イントとターゲットＣＰＵｌ０Ｉのアドレスとを逐一比
較して一致信号１０３−１及び選択信号１０３−２を出
力する比較部１０３と、該比較部１０３から出力される
選択信号１０３−２によってデータバスの切り換えを行
なうゲート１１３及びゲート１１６とを備えている。

ブレーク処理プログラム１０７、データ部１０８、ステ
ータス部１０９、’及び動作指定部１１０は、ターゲッ
トＣＰＵｌ０ＩとホストＣＰＵ１００の双方からアクセ
ス可能なブレーク処理メモリ１２０を構成し、ブレーク
が発生した時の制御に必要となるメモリである。

ここで、ホストＣＰＵ１００はアドレスバスとデータバ
スを介してブレークメモリ１０４とホストプログラムメ
モリ部１０６とブレーク処理メモリ１２０とに接続され
、またターゲットＣＰＵｌ０Ｉはアドレスバスとデータ
バスを介してユーザプログラムメモリ１０２と比較部１
０３とブレーク処理メモリ１２０とに接続されでいる。

さらに、比較部１０３はブレークメモリ１０４にアドレ
スバスを介して接続される。また比較部１０３は、一致
信号１０３−１をターゲットＣＰＵ１０１に出力すると
共に、比較部１０３とターゲツトＣＰＵ１０２間のデー
タバス上にあるゲ−）１１３と、ターゲットＣＰＵｌ０
Ｉとユーザプログラムメモリ１０２間のデータバス上に
あるゲート１１６のそれぞれに対し、選択信号１０３−
２とその選択信号のインバータで反転された信号を出力
するよう接続されている。

ブレークが発生した時の制御をフローチャート１〜３に
そって説明する。ブレークアドレスはホストＣＰＵ１０
０により、ブレークメモリ１０４に既に設定されている
。比較部１０３はターゲラ）ＣＰＵ１０１から出力され
るアドレス情報とブレークメモリ１０４に登録されてい
るブレークポイントとを逐一比較して、いずれかのブレ
ークポイントと一致した場合、ターゲットＣＰＵｌ０Ｉ
へ一致信号１０３−１を出力する。

フローチャート２に示すように、ターゲットＣＰＵ１０
１は比較部１０３からの一致信号１０３−１を割り込み
信号として受は付け、ユーザプログラムを中断し、その
時点のアドレスを保持し、割り込み処理プログラムのス
タートアドレスの読み出し動作を行なう。比較部１０３
はこのタイミングで、選択信号１０３−２を出力すると
同時に、ブレーク処理フロクラム１０７へのスタートア
ドレスを出力する。

選択信号１０３−２が出力されると、ゲート１１３は比
較部１０３側のデータバスをターゲラ）ＣＰＵＩＯＩへ
接続し、ゲート１１６はユーザプログラムメモリ１０２
側と接続していたデータバスを接続不可にする。その結
果、ターゲラ）ＣＰＵＩＯＩは、比較部１０３より出力
されたアドレス情報を割り込みプログラムのスタートア
ドレスとして読み込み、ブレーク処理プログラム１０７
へ制御を移す。

次に、フローチャート３に従ってブレーク処理プログラ
ム１０７の動作を説明する。ブレーク処理プログラム１
０７はターゲットＣＰＵｌ０Ｉのプログラムとして動作
し、データ部１０８にブレーク時点のレジスタ情報をセ
ーブし、ステータス部１０９をアドレスブレーク発生の
状態にし、動作指定部１１０にホス＋ＣＰＵ１００から
動作が指定されるのを待つ。

次に、ホストＣＰＵ１００の動作を、フローチャート１
に従って説明する。まず、ステータス部１０９がブレー
ク発生中を表わす状態の場合、コマンド受は付は状態と
なる。コマンドがレジスタ表示コマンドであった場合、
データ部１０８にセーブされたブレークレジスタ情報を
読み出し、ホストＣＰＵ１００管理の表示装置１０５に
表示する。他のコマンドが人力されたら、各々のコマン
ドに従った処理をする。コマンドがブレーク再開コマン
ドの場合、ステータス部１０９をブレーク再開状態にし
、動作指定部１１０にブレーク再開の動作を指定する。

ブレーク処理プログラム１０７は、格納されたブレーク
再開コマンドに従い、復帰処理を行なう。ユーザプログ
ラム１０２はブレークアドレスから実行を再開する。

以上、従来のデバッグ機能におけるブレークポイントの
処理について記述したが、本従来例のようにアドレスを
ブレークポイント情報としたものが一般的であり、ブレ
ーク発生の方法も、上記した従来例が一般的方法となっ
ている。

発明が解決しようとする問題点 まず、第４図、第５図を参照し、本発明に重要なマルチ
プログラミング・システムに関して解説しながら、従来
の技術による問題点を説明していく。第４図および第５
図は、複数のプログラムが同期をとりながら、一つのプ
ログラミングシステムを構築している例である。このよ
うなプログラミングシステムはマルチプログラミング・
システムと呼ばれ、その制御形式は、オペレーテング・
システム（以下、Ｏ８と呼ぶ。）の種類によって多少違
いはあるものの、本例は事象駆動方式のＯ８では一般的
であると考えられる。

マルチプログラミング・システムを構成している個々の
プログラムはタスクと呼ばれ、１タスクがなんらかの事
象の発生を待つ間に発生するＣＰＵの空き時間を利用し
、実行の起動がかかるのを待機している他のタスクの中
から１つタスクを選び出し、実行状態にする。このよう
なタスクを入れ替える処理はディスパッチングと呼ばれ
るが、割り込みやＯ５に対して発行されるシステムコー
ルと呼ばれる命令群を発行することによって起きる。

従って、こうしたマルチプログラミング・システムにお
いて、デバッグ上で特に重要になってくるのは、いかに
この状態遷移を監視し、追跡していくかという点にある
ことがわかろう。

ここで、第４図、第５図を用いて、従来の技術で問題と
なる点について説明する。

第４図の例１、例２は、共にタスクＡ１タスクＢの２タ
スク構成で、システムコール命令“ｓｙｓ”を用いて制
御を切り換えるマルチプログラミング・システムの制御
の流れ図である。例１のプログラムでは、タスクＡ上の
アドレス２０００番地を実行する迄に、タスクＡからタ
スクＢへ、またタスクＢからタスク八へと、状態遷移が
起こるが、例２のプログラムでは、同アドレスを実行す
る迄に状態遷移は起きない。これは、システムコール命
令゛　を発行した時の、例１、例２のそれぞれのシステ
ムの状態によって、処理の流れが変わってしまうためで
ある。このように、マルチプログラミングでの実行の流
れは画一的ではなく、そのマルチプログラミングの制御
の予測は困難である。従って、従来のアドレスブレーク
機能のみを有するデバッグ装置では、以下のような問題
が起きる。

即ち、例１、例２のプログラムに対しては、それぞれの
プログラムの、タスクＡ上のアドレス２０００番地に、
同様にブレークポイントを設定して、従来のアドレスブ
レークを発生させても、そこから得られる情報だけでは
、マルチプログラムの制御の流れまでは掴み切れないと
いう点である。

また、第５図の状態遷移図は、タスクＡ１タスクＢ１タ
スクＣ１タスクＤ１タスクＥの５タスクで構成され、’
５ＹＳＩ°、“ＳＹＳ　２°、“ＳＹＳ　３″、”５Ｙ
Ｓ４”、“ＳＹＳ　５”の５種類のシステムコール命令
によって制御を切り換えるマルチプログラミング・シス
テムの流れ図である。このように、多彩なシステムコー
ル命令を用い、多数のタスクで構成された複雑な制御の
流れを持つマルチプログラミング・システムに対して、
例えば、タスクＡ上のアドレス２０００番地にブレーク
ポイントを設定し、従来のアドレスブレークを発生ぎせ
ても、その制御の流れを把握することは、ますます困難
になってくる。

このことから、マルチプログラミング・システムに対す
るデバッグに従来のアドレスによるブレーク機能を用い
る場合、そのマルチプログラミング・システムの制御の
流れが充分に予測可能という前提に立たなければならな
いにも拘らず、実際にはマルチプログラミング・システ
ムの制御の流れは複雑で予測が困難であるため、従来の
アドレスによるブレーク機能だけでは、あまり効果的な
デバッグ機能を有しているとは言い難い。

最近では、こうしたマルチプログラミング・システム形
式のものが広く浸透して来つつあるが、従来の技術によ
るデバッグ機能は、通常の逐次処理のプログラムに関し
ては一応の効果を期待できるものの、次々とタスクを切
り換えるマルチプログラミング・システムに関しては、
アドレスによるブレークだけのデバッグ機能だけでは、
その実行状態を掴み切れないという欠点を有していた。

問題点を解決するための手段 本発明によれば、プログラムデバッグを目的とした専用
のＣＰＵを備えたデバッグ装置において、デバッグされ
るＣＰＵのデータバス上の命令を絶えず監視し、該命令
がオペレーティングシステムへの処理要求（以下、シス
テムコールと呼ぶ）と一致した場合、該一致を通知する
手段と、前記システムコールに関する情報を、前記専用
のＣＰＵから操作できる空間に格納するシステムコール
−致処理部を備え、マルチプログラミングシステムにお
いて、前記システムコールの発行を誘因としたプログラ
ムデバッグを行うことを特徴とするマルチプログラミン
グデバッグ装置が提供される。

更に、本発明によれば、プログラムデバッグを目的とし
た専用ＣＰＵ　（以下ホストＣＰＵ）と、ユーザが設定
する複数のブレークアドレスを記憶するブレークメモリ
と、該ブレークメモリに記憶されているブレークアドレ
ス及びデバッグの対象となるｃｐｕ　（以下ターゲット
ＣＰＵという）が実行する命令アドレスとを逐一比較し
、一致した場合には一致信号をターゲラ）ＣＰＵに対し
て出力する比較部と、ブレーク時における処理プログラ
ム及びデータ部及びステータス部及び動作指定部で構成
され、ホストＣＰＵとターゲットＣＰＵの両方からアク
セス可能なブレーク処理メモリとを少なくとも具備する
デバッグ装置において、ユーザが予めブレークまたはト
レースしたい複数のオペレーティングシステムへの処理
要求（システムコール）を記憶し、且つターゲットＣＰ
Ｕのデータバス上の命令を逐一モニタし、該命令と前記
記憶されているシステムコール命令とが一致した場合に
おいては、該−数情報のターゲラ）ＣＰＵに対する通知
または該−数情報のホス）ＣＰＵからアクセス可能な特
定のメモリへの保持を指示し、且つアドレスバス及びデ
ータバスを介シテホストＣＰＵに接続されるとともにタ
ーゲットＣＰＵのデータバスに接続される、システムコ
ール命令デコード部と、前記ターゲラ）ＣＰＵのユーザ
プログラム実行中における前記ブレークアドレス直前の
命令が実行された直後の内部レジスタに関する情報だけ
でなく、同時にユーザが予め設定したシステムコール命
令がユーザプログラム実行中に実行されたときのシステ
ムコール命令に関する情報をもユーザに対し通知する手
段とを具備するマルチプログラミング・デバッグ装置が
提供される。

本発明の好ましいの実施例では、前記システムコール命
令デコード部が一致を検出した場合において、前記シス
テムコール命令デコード部は割り込み信号としての一致
信号をターゲラ）ＣＰＵに対し出力し、同時にターゲッ
トＣＰＵとユーザプログラムメモリ間のデータバスを非
接続状態にする選択信号を該データバス上のゲートに対
して出力する。また、前記ブレーク処理メモリにおいて
新たにシステムコールブレーク処理プログラムが付加さ
れる。

更に、前記ホストＣＰＵにデータバスを介して接続され
、前記システムコール命令デコード部が一致を検出した
ときにおいては“１”が書き込まれるトレースフラグと
、前記ターゲットＣＰＵ及び前記ホス）ＣＰＵにそれぞ
れデータバス及びアドレスバスを介して接続され、ター
ゲットＣＰＵのデータバス上の命令を逐−取り込み記憶
する命令バッファと、前記システムコール命令デコード
部が一致を検出した場合においては、前記命令バッファ
に格納された一致したシステムコール命令を読込むトレ
ースメモリとを具備する。

作用 上述した従来のデバッグ装置に於けるアドレス情報によ
るブレーク主体のデバッグ機能に対して、本発明による
マルチプログラミング・デバッグ装置は、システムコー
ル命令を捉で、ディスパッチング直前にブレークをかけ
るシステムコール・ブレーク機能、あるいは次々と発行
されるシステムコール命令の履歴を実時間でトレースす
るンステムコール・トレース機能を可能にしている。か
かる機能によって、従来の技術では捉えることのできな
かった、マルチプログラミングシステムの状態遷移のト
レースを容易に実現できる。

詳述するならば、システムコール命令デコード部は、タ
ーゲットＣＰＵのデータバス上にあるターゲラ）ＣＰＵ
が次に実行せんとする命令と前記システムコール命令デ
コード部に予めユーザにより登録されているシステムコ
ール命令とを比較し、その結果一致を検出した場合にお
いては、次の２つの動作をする。すなわち、第１は、タ
ーゲットＣＰＵに対して一致信号を出力することにより
該ターゲラ）ＣＰＵを割り込み状態にし、同時に選択信
号をターゲットＣＰＵとユーザプログラムメモリ間のデ
ータバス上のゲートに出力して、該データバスを非接続
状態にすることによってアドレスブレークと同様な形で
ターゲットＣＰＵによるユーザプログラムの実行を中断
する。あるいは、第２として、トレースフラグを１″に
し、同時に命令バッファ上の一致したシステムコール命
令をトレースメモリに読み込む。こうして、本発明は、
従来のデバッグ装置におけるアドレス情報によるブレー
ク主体のデバッグ機能の他に、予めシステムコール命令
デコード部に登録されたものと同一なシステムコール命
令を促えて、ディスパッチング直前にブレークをかける
システムコールブレーク機能、あるいは次々と発行され
るシステムコール命令の履歴を実時間でトレースするシ
ステムコールトレース機能を実現する。

実施例 以下、添付図面を参照して本発明によるマルチプログラ
ミング・デバッグ装置の実施例を説明する。

実施例１ 本発明のマルチプログラミング・デバッグ装置の実施例
１を、第１図と第８図と、第１２図から第１４図に示す
フローチャート４〜６を参照しながら説明する。

マルチプログラミングの各タスクの状態遷移は、プログ
ラム中のＯ８に対して発行されるシステムコール命令を
実行することによって起こる場合が大半である。実施例
１のマルチプログラミング・デバッグ装置は、システム
コール命令を発行した時点で促えてブレークする機能を
備えている。

第１図において、第３図に示す装置の要素と同様な要素
に同一の参照番号を付している。第１図に示す本発明の
実施例１におけるマルチプログラミング・デバッグ装置
１０は、第３図に示した従来のデバッグ装置に加えて、
システムコール命令によるブレーク機能を実現するため
、データバス上の命令を常時モニタするシステムコール
命令デコード部１１５と、ゲート１１８と、ターゲット
ＣＰＵ１０１とホストＣＰ　Ｕｌｏｏの双方からアクセ
ス可能なシステムコールブレーク処理プログラム１１１
とを備えている。

ここで、システムコール命令デコード部１１５は、アド
レスバス及びデータバスを介してホストＣＰＵ　１００
に接続され、またデータバスを介してターゲットＣＰＵ
ｌ０Ｉに接続される。ゲート１１８は、ブレーク処理メ
モリ１２０を他の回路から分離できるデータバス上に設
けられており、同時にシステムコール命令デコード部１
１５より選択信号１１５−２を入力するようにされてい
る。また、システムコールブレーク処理プログラム１１
１はブレーク処理メモリ１２０内部に配置される。さら
に、第３図との比較により明らかなように、比較部１０
３からの一致信号１０３−１とシステムコール命令デコ
ード部１１５−１はＯＲゲートを介してターゲットＣＰ
Ｕ　１０１に割り込み信号１１２として入力される。

第８図は、システムコール命令のオペランド構成の図で
ある。システムコール命令にはタスクを生成する命令、
タスク間の同期をとる命令など数種存在するが、第８図
では、タスクの生成、タスクの起動、メツセージの送信
、メツセージの受信の４つのシステムコール命令を例に
挙げて、その命令コードの構成について説明する。まず
、システムコール命令の全体の構成は、各々の命令を区
別するオペレーションコード（以下、ＯＰ：ｌ−）’と
いう）と、それに続くいくつかのオペランドコードから
構成されている。オペランドコードには各システムコー
ル命令のパラメータ情報が格納されている。

次に、例に挙げた４つのシステムコール命令の各機能と
オペランドの説明を行なう。タスク生成システムコール
命令は、タスクを生成する命令であり、ＯＰコード１に
続く第１オペランドにはタスクの識別子（以下、タスク
ＩＤという）が、第２オペランドにはタスクのプログラ
ムコードが置かれたスタートアドレスが、第３オペラン
ドにはタスクの優先順位を表わすタスクプライオリティ
がセットされている。タスク起動システムコール命令は
、生成されたタスクの起動をかける命令であり、ＯＰコ
ード２に続く第１オペランドにはタスクＩＤがセットさ
れている。メツセージ送信システムコール命令は、タス
クに対してメツセージを送信する命令で、ＯＰコード３
に続く第１オペランドには送信先のタスクＩＤが、第２
オペランドにはメツセージのスタートアドレスがセット
されており、メツセージを受信するメツセージ受信シス
テムコール命令には、ＯＰコード４に続く第１オペラン
ドに受信したメツセージアドレスを格納する受信先アド
レスがセットされている。

次に、システムコール命令によるブレークが発生した時
について、その処理をフローチャート４〜６に沿って説
明する。ブレークしたいシステムコール命令は、すでに
ホストＣＰＵ１００によってシステムコール命令デコー
ド部１１５に登録されているものとする。まず、システ
ムコール命令デコード部１１５は、ターゲットＣＰＵｌ
０Ｉがユーザプログラム１０２から読み出すプログラム
命令を判読し、この中からシステムコール命令を読み取
ると、既に登録されているシステムコール命令の種類と
逐一比較する。その結果、いずれかの登録システムコー
ル命令と一致した場合、一致信号１１５−１を出力する
。

ターゲットＣＰＵｌ０Ｉはフローチャート−５が示すよ
うに、システムコール命令デコード部１１５からの一致
信号１１５−１を割り込み信号１１２として受は付け、
ユーザ・プログラム１０２を中断して、その時点のアド
レスを保持し、割り込み処理プログラムのスタートアド
レスの読み出し動作を行なう。システムコール命令デコ
ード部１１５はこのタイミングで、選択信号１１５−２
を出力すると同時に、システムコールブレーク処理プロ
グラム１１１へのスタートアドレス情報を出力する。こ
の際の、システムコールブレーク処理プログラム１１１
のスタートアドレスは、各゛種システムコール命令のデ
コード結果に応じた処理のスタートアドレスとなってい
る。選択信号１１５−２が出力されると、ゲート１１８
は、ユーザプログラム１０２側と接続されていたデータ
バスを接続不可にする。その結果、ターゲットＣＰＵｌ
０Ｉはシステムコール命令デコード部１１５から出力さ
れたアドレス情報を割り込み処理プログラムのスタート
アドレス情報として読み込み、システムコールブレーク
処理プログラム１１１へ制御を移す。

フローチャート６は、ターゲットＣＰ　０１０１のプロ
グラムとして動作するシステムコールブレーク処理プロ
グラム１１１の処理を示している。システムコールブレ
ーク処理プログラム１１１は、システムコール命令ＯＰ
コードに続く各オペランド部から、システムコール・パ
ラメータ情報を得て、これをデータ部１０８ヘセーブし
、ステータス部１０９をシステムコールブレーク状態に
し、動作指定部１１０にホスト１００から動作が指定さ
れるのを待つ。

次に、ホストＣ：ＰＵ１００の動作を、フローチャート
４に従って説明する。まず、ステータス部１０９がシス
テムコール命令によるブレーク発生中を表わす状態の場
合、コマンド受は付は状態となる。

このシステムブレーク時に、パラメータ表示コマンドが
入力された場合、データ部１０８にセーブされたパラメ
ータ情報を読み出し、ホス）ＣＰＵ　１００管理の表示
装置１０５に表示する。また、従来例同様にレジスタ表
示コマンドやその他のコマンドが入力されたら、各々の
コマンドに従った処理をする。コマンドがブレーク再開
コマンドの場合、ステータス部１０９をシステムコール
ブレーク再開状態にし、動作指定部１１０にブレーク再
開の動作指定を行なう。システムコールブレーク処理プ
ログラム１１１は、指定されたブレーク再開指示に従い
、復帰処理を行なう。ユーザプログラム１０２はブレー
クアドレスから実行を再開する。

以上、実施例１のデバッグ機能におけるシステムコール
ブレークの処理について記述したが、従来のアドレスを
ブレークポイント情報としたブレーク機能に対して、実
施例１におけるシステムコールブレーク機能は、システ
ムコール命令がユーザプログラム１０２の実行中に発行
された時点で実行を中断し、システムコールブレーク中
断中もアドレス・ブレーク同様、中断中のレジスタ表示
コマンドやその他のデバッグ用コマンドの人力を可能に
し、ブレーク再開コマンドによって、システムコールブ
レーク中のユーザプログラムを再実行させることを可能
にするものである。

実施例２ 実施例２のマルチプログラミング・デバッグ装置は、タ
スク間の状態遷移を監視する機能を、システムコール命
令の履歴を実時間でトレースすることで実現する。

以下、実施例２を第２図と第８図と、第１５図に示すフ
ローチャート７を参照しながら説明する。

なお、第２図において、第３図に示す装置の要素と同様
な要素に同一の参照番号を付している。

第２図に示すように、本発明の実施例２におけるマルチ
プログラミング・デバッグ装置２０は、システムコール
・トレース機能を実現するために、第３図に示した従来
のデバッグ装置に加えて、データバス上の命令を常時モ
ニタするシステムコール命令デコード部１１５と、トレ
ースフラグ１１５−３と、命令バッファ１１９と、トレ
ースメモリ　１１７を有する。

ここで、システムコール命令デコード部１１５は、アド
レスバス及びデータバスを介してホストＣＰＵ　１００
に接続され、またデータバスを介してターゲットＣＰＵ
ｌ０Ｉに接続される。トレースフラグ１１５−３　は、
システムコール命令デコード部１１５と接続された形で
配置され、命令バッファ１１９は、データバスを介して
ホストＣＰＵ１００に接続されると共に、データバスを
介してターゲットＣＰＵ１０１に接続される。また、ト
レースメモリ１１７は、データバス及びアドレスバスを
介してホストＣＰＵ　１００に接続される。

まず、システムコール命令のトレース処理について、そ
の全体の処理の流れを説明する。トレースしたいシステ
ムコール命令は、すでにホストＣＰＵ１００によってシ
ステムコール命令デコード部１１５に登録されているも
のとする。また、システムコール命令に付随するパラメ
ータは第８図に示した通り、システムコール命令のＯＰ
コードに続く各オペランド部に格納されているものとす
る。

システムコール命令デコード部１１５は、ターゲラ）Ｃ
ＰＵＩＯＩがユーザ・プログラム１０２から読み出すプ
ログラム命令を判読し、この中からシステムコール命令
を読み取ると、既に登録されているシステムコール命令
の種類と逐一比較する。その結果、いずれかの登録シス
テムコール命令と一致シタ場合、トレースフラグ１１５
−３をシステムコール命令一致状態にする。命令バッフ
ァ１１９は、システムコール命令デコード部１１５と同
様、データバス上の命令を常に１命令分だけバッファリ
ングしている。ホストＣＰＵ１００は、フローチャート
７に示す通り、常時該トレースフラグ１１５−３を監視
し、システムコール命令一致状態になると、命令バッフ
ァ１１９に格納されているシステムコール命令をトレー
スメモリ１１７にセーブする。セーブした後、トレース
フラグ１１５−３をリセットする。

以上の処理は、トレースフラグ１１５−３がシステムコ
ール命令一致状態になる度に発生し、ホストＣＰＵ１０
０よりシステムコール命令デコード部１１５に対し、シ
ステムコール命令のトレースを解除する指定があるまで
続く。この間にトレースメモリ１１７がメモリオーバー
フローすると、古い情報から順にメモリから消されてい
く。

次に、上記処理で蓄積されるシステムコール命令のトレ
ース情報の表示及びシステムコール命令トレース処理の
解除方法について、前記ホス）ＣＰＵ１００の処理を説
明する。ユーザプログラム１０２の実行中にアドレスブ
レークが発生すると、従来例同様、ブレーク処理プログ
ラム１０７によってステータス部１０９はアドレスブレ
ーク発生中を表わす状態になり、ユーザプログラム１０
２の処理を中断し、ホストＣＰＩＪ１００の処理に切り
換わる。この時、ホストＣＰＵ１００が、トレース表示
コマンドの入力を受は付けると、現アドレスブレーク時
点迄にトレースメモリ１１７に蓄積され残されている最
新のシステムコール命令トレース情報が表示装置１０５
に表示される。

以上のように、実施例２のデバッグ装置は、既に登録し
ておかれたシステムコール命令がユーザプログラムに発
生する度に、実時間でシステムコール命令の情報のトレ
ースを行ない、これを従来のアドレスブレークが発生し
た時点で表示することを可能にするものである。

発明の詳細 な説明したように本発明は、マルチプログラミング・デ
バッグ装置において、実施例１では希望するシステムコ
ール命令発生時点でのブレークを、実施例２ではシステ
ムコール命令の履歴トレースを実現することを可能にす
る。

以下、第４図、第５図のマルチプログラミング・システ
ム、及び第６図、第７図の表示例を参照しながら、その
発明の効果について説明する。

まず、第６図、第７図の簡単な説明を行なう。

第６図、第７図の表示の中で“〉°はコマンドの入力を
促進する記号を、またこの記号の後に記された文字はコ
マンドを意味する。表示例でのコマンドの種類としては
、ブレーク再開コマンドの“ＧＯｏ、パラメータ表示コ
マンドの“ＰＲＤＳＹ”、トレースメモリ表示コマンド
の“ＴＲＤＳＹ’があるが、この他に従来のデバッグ用
コマンドを用いることも可能である。パラメータ表示コ
マンドは、システムコールブレーク発生時の各パラメー
タ情報を表示するコマンドで、第６図の表示例で登場す
る“ＰＲ１＝ｌＦＡＯ”以下は、その表示の１例である
。トレースメモリ表示コマンドは、現在までにトレース
メモリに蓄えられたシステムコール命令情報を表示する
コマンドで、その表示例は第７図に示されている通りで
ある。

次に、実施例１における発明の効果について説明する。

第６図の表示例１と表示例２は、それぞれ、第４図の例
１、例２のマルチプログラミングクシステムに対して、
システムコールブレーク処理を実行した場合の表示例で
ある。第４図の例１および例２のそれぞれのマルチプロ
グラミング・システムに対して、同様に、システムコー
ル命令“ｓｙｓ”　をシステムコールブレークに登録し
、プログラムの実行を開始すると、第６図の表示例１、
表示例２が示す通り、例１のマルチプログラミング・シ
ステムでは、システムコールブレークがタスクＡ１タス
クＢ１タスクＡの順に発生し、例２のマルチプログラミ
ング・システムでは、システムコールブレークがタスク
Ａ１タスクＡ１タスクＢの順に発生する。これによって
、実施例１では、それぞれのシステムの状態によって異
なってくる２つのマルチプログラミング・システムの状
態遷移の相違が歴然としてくる。また、システムコール
ブレーク時点で、パラメータ表示コマンドを用いてブレ
ーク原因となったシステムコール命令パラメータ情報を
表示したり、レジスタ表示コマンドやその他の従来のデ
バッグ用コマンドなどを用いれば、システムコールブレ
ーク時点のレジスタ情報など、さらに詳細なプログラム
状態遷移の状況を知る手掛りとなる。

第７図の表示例は、第５図のマルチプログラミング・シ
ステムに対して、従来のアドレスブレーク処理と、シス
テムコール・トレース処理を合わせて実行した場合の表
示例である。最初に、第５図のマルチプログラミング・
システムに対して、予めアドレスブレークポイントにタ
スクＡ上の２０００番地を、システムコール・トレース
用に、システムコール命令の“ＳＹＳ　１’　、　“Ｓ
ＹＳ　２”、’５Ｙ３３′、“５ＹＳ４’　、“５ＹＳ
５°を登録しておき、プログラムの処理を開始すると、
まず、第７図の表示例が示す通り、アドレスブレークが
２０００番地で起きる。次に、この時点で、トレースメ
モリ表示コマンドを人力すると、ブレークポイント２０
００番地実行までに発行され、トレースメモリに蓄えら
れたシステムコール命令の情報が、その発行の順に表示
される。このように、実施例２では、プログラムの実行
をそのまま継続しながら、状態遷移の原因となるシステ
ムコール命令の情報を、登録しておいたシステムコール
命令の発生した順に出力し、より複雑なマルチプログラ
ミング・システムにおける状態遷移の追跡を実行と並行
して行なうことを可能にする。

これら２つの実施例は、以上のような技術をユーザに提
供し、マルチプログラミングのデバッグ効率を著しく向
上させるという効果を有する。

【図面の簡単な説明】

第１図は、本発明によるマルチプログラミング・デバッ
グ装置の実施例１の全体構成図、第２図は、本発明によ
るマルチプログラミング・デバッグ装置の実施例２の全
体構成図、第３図は、従来のマルチプログラミング・デ
バッグ装置の全体構成図、 第４図および第５図は、マルチプログラミングクシステ
ムの状態遷移図、 第６図は、システムコールブレーク処理表示例を示す図
、 第７図は、システムコール・トレース処理表示例を示す
図、 第８図は、システムコール命令のオペランド構成例を示
す図、 第９図は、従来のマルチプログラミング・デバッグ装置
におけるホス）ＣＰＵの処理を示すフローチャート、 第１０図は、従来のマルチプログラミング・デバッグ装
置におけるターゲラ）ＣＰＵの処理を示すフローチャー
ト、 第１１図は、従来のマルチプログラミング・デバッグ装
置におけるブレーク処理プログラムの処理を示すフロー
チャート、 第１２図は、本発明の実施例１によるマルチプログラミ
ング・デバッグ装置におけるホス）ＣＰＵの処理を示す
フローチャート、 第１３図は、本発明の実施例１によるマルチプログラミ
ング・デバッグ装置におけるターゲットＣＰＵの処理を
示すフローチャート、 第１４図は、本発明の実施例１によるマルチプログラミ
ング・デバッグ装置におけるブレーク処理プログラムの
処理を示すフローチャート、第１５図は、本発明の実施
例２によるマルチプログラミング・デバッグ装置におけ
るホス）ＣＰＵの処理を示すフローチャートである。 〔主な参照番号〕 １００・・ホストＣＰＵ １０１・　・ターゲットＣＰＵ １０２・・ユーザプログラムメモリ １０３・・比較部　　１０３−１・・比較部の一致信号
１０３−２・・比較部の選択信号 １０４・・ブレークメモ！Ｊ　　　１０５・・表示装置
１０６・・ホストプログラムメモリ １０７・・ブレーク処理プログラム １０８・・データ部　　１０９・・ステータス部１１０
・・動作指定部 １１１・・システムコールブレーク処理プログラム１１
２・・割り込み信号　　１１３・・ゲート１１５・・シ
ステムコール命令デコード部１１５−１・・システムコ
ール命令デコード部の一致信号１１５−２・・システム
コール命令デコード部の選択信号１１５−３・・トレー
スフラグ　　１１６・・ゲート１１７・・トレースメモ
リ　　　　１１８・・ゲート１１９・・命令バッファ １２０・・ブレーク処理メモリ 特許出頭人　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. （１）プログラムデバッグを目的とした専用のＣＰＵを
   備えたデバッグ装置において、デバッグされるＣＰＵの
   データバス上の命令を絶えず監視し、該命令がオペレー
   ティングシステムへの処理要求（以下、システムコール
   と呼ぶ）と一致した場合、該一致を通知する手段と、前
   記システムコールに関する情報を、前記専用のＣＰＵか
   ら操作できる空間に格納するシステムコール一致処理部
   を備え、マルチプログラミングシステムにおいて、前記
   システムコールの発行を誘因としたプログラムデバッグ
   を行うことを特徴とするマルチプログラミングデバッグ
   装置。