JPH08272647A - ソフトウェア評価装置 - Google Patents

Abstract

(57)【要約】 【目的】ユーザ・プログラムの実行を中断することな
く、リアルタイムで評価対象のソフトウェアの評価を行
うことのできるソフトウェア評価装置を提供する。 【構成】本発明は、評価用マイクロコンピュータ１、ホ
スト・パーソナルコンピュータ２、メモリ（１）３、メ
モリ（２）４および外部メモリ２７により構成され、評
価用マイクロコンピュータ１において、評価対象プログ
ラムの実行中の分岐処理回数が計数されてソフトウェア
評価が行われる。メモリ（１）３には内部ＲＯＭ領域に
対する分岐回数情報が書込まれ、メモリ（２）４には外
部メモリ領域に対する分岐回数情報が書込まれて、当該
分岐命令の実行発生を検出する手段を備えることによ
り、評価対象プログラムの実行を計測用ソフトウェアに
よる割込み処理により中断させることなく、リアルタイ
ムで分岐先アドレスに対応する分岐回数を計数すること
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はソフトウェア評価装置に
関する。

【０００２】

【従来の技術】従来、評価対象のテスト・プログラムに
対する評価が充分に行われているか否かを定量的に確認
する方法としては、当該テスト・プログラムにより、分
岐先アドレスに対して何回分岐アクセスが発生されたか
を計数する評価方法が用いられている。この従来の評価
方法を図６を参照して説明する。図６は、評価対象テス
ト・プログラム２６と、従来のソフトウェア評価装置に
含まれる計測用ソフトウェア３１との対応関係を示す概
念図であり、計測用ソフトウェア３１に対応して、評価
対象テスト・プログラム２６に含まれる、分岐処理２
７、分岐先プログラム２８、分岐処理２９および分岐先
プログラム３０等を含み部分的に省略された流れ図が概
念的に示されている。

【０００３】図６において、評価対象テスト・プログラ
ム２６においては、Ａ点に対応する流れを、予め分岐命
令と分岐先アドレスを検出条件として設定しておくこと
により、評価対象テスト・プログラム２６の実行中に、
当該分岐先アドレスに対する分岐命令が検出されると、
当該評価対象テスト・プログラム２６に対する計数評価
用として用意されている計測用ソフトウェア３１によ
り、この評価対象テスト・プログラム２６からのＢ点の
流れに対応する割込み処理として当該アクセス回数の計
数処理が行われた後、Ｃ点の流れに対応して評価対象テ
スト・プログラム２６に復帰して、検出された分岐命令
が実行されている。

【０００４】

【発明が解決しようとする課題】上述した従来のソフト
ウェア評価装置においては、分岐先アドレスに対するア
クセス回数の計数評価が行われると、評価対象テスト・
プログラムには本来存在しない筈の割込み処理が、ソフ
トウェア評価装置の計測用ソフトウェアにより行われて
しまうという状態が生じる。その際には、評価対象テス
ト・プログラムの処理が一旦停止される状態となる。こ
のような処理が行われると、図６のＡ点にて示される流
れに対応して分岐アドレスに対する分岐命令が発生する
度ごとに、評価対象テスト・プログラムに割込んで計数
評価処理が行われるという事態が生じる。即ち、指定分
岐アドレスへの分岐命令が発生すると、当該分岐命令発
生回数分だけ本来の評価対象テスト・プログラムに対し
て計数評価処理の時間が加算されてゆき、評価対象テス
ト・プログラムの処理実行時間に変更を強いる結果とな
り、当該評価対象テスト・プログラムの実際のシステム
動作内容が、時間的に改変されてしまうという欠点があ
る。

【０００５】本発明の目的は、上記の欠点を排除して、
評価対象テスト・プログラムの実行時間を改変すること
なく、当該評価対象テスト・プログラム本来の実行時間
を保持しつつソフトウェア評価を行うことのできるソフ
トウェア評価装置を実現することにある。

【０００６】

【課題を解決するための手段】本発明のソフトウェア評
価装置は、評価対象プログラムのソフトウェア評価用と
して機能するソフトウェア評価装置において、ソフトウ
ェア評価時に当該評価対象プログラムを書込む第１およ
び第２の情報格納手段と、前記第１および前記第２の各
情報格納手段に対応して、それぞれ分岐回数データの格
納用として機能する第１ａおよび第２ｂのデータ格納手
段と、前記第１および前記第２の各情報格納手段に書込
まれている前記評価対象プログラムを実行し、その実行
過程において分岐命令が実行される度ごとに当該分岐命
令の実行を検出するとともに、その分岐先アドレスを出
力するソフトウェア評価処理手段と、前記分岐先アドレ
スの入力を受けて、当該分岐先アドレスに対応する分岐
回数を計数し、当該計数データを分岐回数データとし
て、前記分岐先アドレスに対応して選択される前記第１
および前記第２の各情報格納手段に対応して設けられて
いる第１ａおよび第２ｂのデータ格納手段の何れか一方
に格納する分岐回数計数手段とを少くとも備えて構成さ
れる。

【０００７】なお、前記分岐回数計数手段は、前記分岐
先アドレスを入力して、当該分岐先アドレスが前記第１
の情報格納手段および前記第２の情報格納手段の何れの
領域内にあるかを判定する領域判定手段と、前記領域判
定結果に基づいて、それぞれ前記第１または前記第２の
情報格納手段に対応する前記第１ａのデータ格納手段ま
たは前記第２ｂのデータ格納手段の内の何れか一方のデ
ータ格納手段を選択するメモリ選択手段と、前記メモリ
選択手段により選択された前記第１ａのデータ格納手段
または前記第２ｂのデータ格納手段より、前記分岐先ア
ドレスに対応して読出されるデータを計数して分岐回数
データとして出力し、選択された前記第１ａのデータ格
納手段または前記第２ｂのデータ格納手段の対応するア
ドレスに格納する分岐回数計数手段とを少なくとも備え
て構成してもよい。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００９】図１は本発明のソフトウェア評価装置の１
実施例を示すブロック図である。図１に示されるよう
に、本実施例は、評価用マイクロコンピュータ１と、ホ
スト・パーソナルコンピュータ２と、メモリ（１）３
と、メモリ（２）４と、外部メモリ２７とを備えて構成
される。また、図２は、本実施例による評価用マイクロ
コンピュータ１の内部構成を示すブロック図であり、図
２に示されるように、当該評価用マイクロコンピュータ
１は、ホスト・コンピュータ２および外部メモリ２７に
対応して、コアＣＰＵ５と、命令実行部６と、ホストＩ
／Ｆ７と、比較アドレス生成部８と、システム制御部９
と、システムレジスタ１０と、マッピング制御部１１
と、ストローブ信号生成部１２と、計数データ生成部１
３と、アドレス制御部１４と、リード・データ制御部１
５と、信号合成部１６と、入出力端子制御部１７と、内
部ＲＯＭメモリブロック２６とを備えて構成される。以
下、図１および図２を参照して、本実施例の動作につい
て説明する。

【００１０】始めに、本実施例の動作について総括的に
説明する。図２において、内部ＲＯＭメモリブロック２
６と外部メモリ２７にユーザ・プログラムが書込まれ、
このプログラムはコアＣＰＵ５によって実行される。コ
アＣＰＵ５においては、このプログラムの実行に際し
て、分岐命令が実行される度ごとに当該分岐命令の実行
が検出され、これに対応して制御信号が出力される。ま
た、その際に実際に分岐命令が実行されたことが検出さ
れると、前記制御信号とともに、分岐先アドレスがＣＰ
Ｕアドレス１１２として出力される。このＣＰＵアドレ
ス１１２は、比較アドレス生成部８に入力されて同期タ
イミングがとられると、共に分岐先アドレスが内部ＲＯ
Ｍメモリブロック２６の領域内にあるか否かが判断さ
れ、この結果がマッピング制御部１１に送られて、当該
分岐先アドレスが予め設定されている評価領域の範囲内
にあるか否かが判断されて、これに他の条件も加味され
て、メモリを選択するための内部ＲＯＭメモリブロック
・チップセレクト信号１２０と外部メモリ・チップセレ
クト信号１２１が選択出力される。これらの内部ＲＯＭ
メモリブロック・チップセレクト信号１２０および外部
メモリ・チップセレクト信号１２１は、入出力端子制御
部１７を介してメモリ切替信号１０２として出力され、
これによりメモリ（１）３とメモリ（２）４の何れか一
方が選択される。即ち、分岐先アドレスが内部ＲＯＭメ
モリブロック２６に対して指定されるとメモリ（１）３
が選択され、分岐先アドレスが外部メモリブロック２７
に対して指定されるとメモリ（２）４が選択される。

【００１１】ここで、例えば、内部ＲＯＭメモリブロッ
ク２６と外部メモリ２７のそれぞれのアドレス領域と同
一のアドレス領域が、メモリ（１）３およびメモリ
（２）４にそれぞれ対応して存在しているものとする。
分岐先アドレスは、ＣＰＵアドレス１１２として入出力
端子制御部１７に送られて、メモリ用アドレス信号１０
８として出力される。従って、前述のメモリ切替信号１
０２によって選択されたメモリ（１）３またはメモリ
（２）４の何れかのアドレス信号１０８に対応するデー
タが読出され、計数データ生成部１３においてインクリ
メントされた後に、同一メモリの同一アドレスに対して
自動的に書き戻される。即ち、分岐が内部ＲＯＭメモリ
ブロック２６と外部メモリ２７において、それぞれ別個
のメモリに、分岐先アドレスに対応するメモリアドレス
により指定されるデータにより分岐回数が計数されるこ
とになる。

【００１２】以下、関連する構成要素の動作について個
別に説明する。図１において、本実施例のソフトウェア
評価機能は、ホスト・コンピュータ２によるマイクロコ
ンピュータ制御信号１０１を介して、本実施例に含まれ
る評価用マイクロコンピュータ１において、評価対象テ
スト・プログラムの実行中に分岐処理が何回行われたか
を計数することにより、当該評価対象テスト・プログラ
ムを評価するものであり、その計数領域としては、評価
用マイクロコンピュータ１の内部に含まれる内部ＲＯＭ
領域と、外部に接続されている外部メモリ領域があり
（これらの内部ＲＯＭ領域および外部メモリ領域は図示
されない）、それぞれの領域における計数結果、即ち分
岐回路情報は、それぞれメモリ（１）３およびメモリ
（２）４に分離されて記録される。このように、内部Ｒ
ＯＭ領域および外部メモリ領域に対応する計数結果を記
録するために、それぞれ対応するメモリ（１）３および
メモリ（２）４が設けられている理由は、１つのメモリ
のみで計数処理が行われると、評価仕様または設定等に
より内部ＲＯＭ領域または外部メモリ領域の計数処理が
同時に行われた場合に、それぞれの処理結果が混在する
状態になるのを防止するためである。

【００１３】本評価用マイクロコンピュータ１において
は、図２のコアＣＰＵ５に含まれる命令実行部６におい
て、図２に示されるように分岐命令実行信号１０９およ
び分岐先の命令実行に伴ない分岐先命令実行信号１１０
が生成されており、これらの分岐命令実行信号１０９ま
たは分岐先命令実行信号１１０がアクティブになると、
その時点におけるアドレス情報が、比較アドレス生成部
８を介してマッピング制御部１１に入力され、信号合成
部１６および入出力端子制御部１７を介してメモリ切替
信号１０２として出力される。またアドレス情報は、別
経路を経由して、入出力端子制御部１７を介して前述の
メモリ切替信号１０２とともに、メモリ（１）３とメモ
リ（２）４に送られる。

【００１４】これらのメモリの内、メモリ（１）３には
前記内部ＲＯＭ領域に対する分岐回数情報が書込まれ、
メモリ（２）４には前記外部メモリ領域に対する分岐回
数情報が書込まれる。図２に示されるように、この２つ
のメモリの切替操作、即ちマッピング操作は、入出力端
子制御部１７から出力されるメモリ切替信号１０２とメ
モリ用アドレス信号１０８により行われる。また、これ
らの内部ＲＯＭ領域と外部メモリ領域に対する分岐回数
情報１０３のリード／ライトの制御は、内部ＲＯＭ領域
に対しては、入出力端子制御部１７から出力される内部
ＲＯＭ領域用リード信号１０４と内部ＲＯＭ領域用ライ
ト信号１０５により行われ、また、外部メモリ領域に対
しては、同じく入出力端子制御部１７から出力される外
部メモリ領域用リード信号１０６と外部メモリ領域用ラ
イト信号１０７により行われる。また、評価用マイクロ
コンピュータ１に含まれるコアＣＰＵ５に対しては、内
部ＲＯＭ領域に対応するアドレス／データ・バス、リー
ド／ストローブ等を含む制御信号の入出力関係があり、
また、外部メモリ領域に対応するアドレス／データとリ
ード／ライト等のストローブ信号の入出力関係が存在し
ている。しかし、これらの内部ＲＯＭ領域と外部領域は
メモリ空間上の領域が異なっているために、相互に干渉
し合うことがなく、それぞれの領域に対するアクセスを
行うことができる。

【００１５】図３には、比較アドレス生成部８の内部構
成が示されており、本発明に関連して、複数の同期回路
１９を含む同期回路群１８と検出回路２０とを備えて構
成される。この比較アドレス生成部８においては、外部
から入力されるアドレスおよびデータと、コアＣＰＵ５
から入力されるアドレス／データとに対応する同期化が
行われており、この比較アドレス生成部８において生成
されるアドレス／データは、その使用目的により、それ
ぞれの目的に対応する各種のタイミングのアドレス／デ
ータとして生成される。なお、図３においては、本発明
の動作説明上必要な出力信号として、その１部の比較結
果アドレス１１３および内部ＲＯＭメモリブロック・イ
ネーブル信号１１４のみが示されており、他のアドレス
／データ等は省略されている。即ち、図３においては、
制御信号１１１およびＣＰＵアドレス１１２の入力に対
応して、複数の同期回路１９により形成される同期回路
群１８からは、制御信号１１１とこの制御信号１１１に
含まれるクロック信号を介して、コアＣＰＵ５のアドレ
ス／データのタイミングを外部のアドレス／データに合
わせて比較結果アドレス１１３が出力されて、マッピン
グ制御部５に送出される。また、メモリ空間全領域にお
ける内部ＲＯＭ領域は固定領域であり、この内部ＲＯＭ
領域を示すアドレス値がコアＣＰＵ５から出力されて比
較アドレス生成部８に入力されると、当該アドレス値に
対応する同期回路１９からの出力が検出回路２０に入力
され、当該検出回路２０からは内部ＲＯＭメモリブロッ
ク・イネーブル信号１１４が出力されて、同じくマッピ
ング制御部５に送出される。

【００１６】図４は、計数データ生成部１３の内部構成
を示すブロック図であり、メモリ・データラッチ回路２
１と、インクリメンタ２２と、出力回路２３とを備えて
構成される。計数データ生成部１３においては、評価対
象テスト・プログラムにおける分岐回数が計数されてお
り、当該計数値はメモリ（１）３およびメモリ（２）４
に対して送られる。これらのメモリ（１）３およびメモ
リ（２）４に対応するデータバスは、入出力端子制御部
１７のバッファを通じて、当該計数データ生成部１３内
のメモリ・データラッチ回路２１に接続されている。そ
して、評価対象テスト・プログラムにおいて分岐が発生
した場合には、内部ＲＯＭ領域または外部メモリ領域の
何れの領域に対して分岐を行うかが、メモリ切替信号１
０２によって切替選択されて出力され、対応するメモリ
（１）３またはメモリ（２）４がアクセスされて、格納
されているデータが、図４に示されるように、リード・
データ１１６としてメモリ・データラッチ回路２１に入
力される。一方、計数データ生成部１３に対しては、ス
トローブ信号生成回路１２より制御信号１１５が入力さ
れており、この制御信号１１５を介して前記リード・デ
ータ１１６はメモリ・データラッチ回路２１にラッチさ
れ、ラッチされたデータはインクリメンタ２２において
「＋１」されて、「＋１」されたデータは、制御信号１
１５を介して出力回路２３よりライト・データ１１７と
して出力され、メモリ用のデータバスを経由してラッチ
されたリード・データ１１６に対応するメモリ（１）３
またはメモリ（２）４に送られて書込まれる。そして次
に分岐が発生した場合には、上述したような動作手順が
繰返して行われて分岐発生回数が計数アップされ、これ
により、内部ＲＯＭメモリブロック２６または外部メモ
リ２７を分岐先アドレスとする分岐命令実行回数が、メ
モリ（１）３またはメモリ（２）４の対応するメモリア
ドレスに入力されて格納される。

【００１７】図５において、ホストＩ／Ｆ７を通して計
数評価開始／終了条件および全メモリ領域の何れの領域
を計数対象とするかを示す情報がシステム制御部９に入
力されると、当該システム制御部９においては、前記情
報を受けてシステム・レジスタ１０に書込むためのアド
レス／データに変換出力されてシステム・レジスタ１０
に入力される。そしてシステム・レジスタ１０において
は、システム制御部９より入力されるアドレスに対応す
るデータの記録／読出しが行われる。例えば、図５に示
される本実施例の場合には、システム・レジスタ１０に
含まれるアドレス“１”には評価開始／終了条件等のデ
ータが設定され、アドレス“４”／“５”には評価対象
領域のデータが設定される。マッピング制御部１１に含
まれている比較器２４においては、比較アドレス生成部
８から出力される比較結果アドレス１１３と、システム
・レジスタ１０のアドレス“４”／“５”より出力され
る評価領域情報１１８とが比較照合される。またデコー
ダ２５においては、比較器２４における比較結果信号
と、システム・レジスタ１０のアドレス“１”より出力
される評価条件情報１１９と、比較アドレス生成部８よ
り出力される内部ＲＯＭメモリブロック・イネーブル信
号１１４の入力に対応して、これらの信号の状態に応じ
て分岐先が評価対象の内部ＲＯＭ領域であり、且つ評価
開始条件が成立している場合には、デコーダ２５からは
内部ＲＯＭメモリブロック・チップセレクト信号１２０
が有効となって出力され、データ格納領域としてメモリ
（１）３が選択される。また、分岐先が外部メモリ領域
であり、且つ評価対象の外部メモリ領域であって評価開
始条件が成立している場合には、デコーダ２５からは外
部メモリ・チップセレクト信号１２１が有効となって出
力され、データ格納領域としてメモリ（２）４が選択さ
れる。なお、評価用マイクロコンピュータ１内の１部の
構成要素については、本発明の動作の説明上支障がない
ために、その動作説明が省略されている。

【００１８】また、評価用マイクロコンピュータ１の起
動順序としては、電源投入後に評価用マイクロコンピュ
ータ１内にある動作制御用のＲＡＭ（図示されない）に
コントロール・ソフトウェアがダウン・ロードされ、こ
のコントロール・ソフトウェアが起動される。当該コン
トロール・ソフトウェアの起動時には、評価用マイクロ
コンピュータ１内のレジスタ等が全て初期化され、ホス
ト・パーソナルコンピュータ２から送られてくるコマン
ド待ちの状態となる。そして、ホスト・コンピュータ２
よりホストＩ／Ｆ７を介して入力されるコマンドにより
制御されて、メモリのマッピング、計数するアドレスの
設定および内部ＲＯＭ領域／外部メモリ領域等のメモリ
に対する評価対象テスト・プログラムのダウン・ロード
が実行されて、評価対象テスト・プログラムに対する評
価作業が行われる。

【００１９】

【発明の効果】以上説明したように、本発明は、評価用
マイクロコンピュータにおいて、評価対象テスト・プロ
グラムの分岐命令の実行を検出し、当該命令実行により
分岐が発生したか否かを検出する手段を備えることによ
り、評価対象テスト・プログラムの実行を、計測用ソフ
トウェアによる割込み処理により中断させることなく、
リアルタイムで分岐回数を計数することが可能となり、
当該評価対象テスト・プログラムの実行時間の改変が完
全に排除されて、実際のシステムと同一の時間でのソフ
トウェア評価を行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本実施例に含まれる評価用マイクロコンピュー
タの構成を示すブロック図である。

【図３】前記評価用マイクロコンピュータに含まれる比
較アドレス生成部の構成を示すブロック図である。

【図４】前記評価用マイクロコンピュータに含まれる計
数データ生成部の構成を示すブロック図である。

【図５】前記評価用マイクロコンピュータに含まれるホ
ストＩ／Ｆ、システム制御部、システム・レジスタ、比
較アドレス生成部およびマッピング制御部の相互関係を
示すブロック図である。

【図６】従来のソフトウェア評価方法における、評価対
象テスト・プログラムと計測用ソフトウェアとの関係を
示すシステム概念図である。

【符号の説明】

１ 評価用マイクロコンピュータ ２ ホスト・パーソナルコンピュータ ３ メモリ（１） ４ メモリ（２） ５ コアＣＰＵ ６ 命令実行部 ７ ホストＩ／Ｆ ８ 比較アドレス生成部 ９ システム制御部 １０ システム・レジスタ １１ マッピング制御部 １２ ストローブ信号生成部 １３ 計数データ生成部 １４ アドレス制御部 １５ リード・データ制御部 １６ 信号合成部 １７ 入出力端子制御部 １８ 同期回路群 １９ 同期回路 ２０ 検出回路 ２１ メモリ・データラッチ回路 ２２ イクリメンタ ２３ 出力回路 ２４ 比較器 ２５ デコーダ ２６ 内部ＲＯＭメモリブロック ２７ 外部メモリ ２８ 評価対象テスト・プログラム ２９、３１ 分岐処理 ３０、３２ 分岐先プログラム ３３ 計測用ソフトウェア １０１ マイクロコンピュータ制御信号 １０２ メモリ切替信号 １０３ 分岐回路情報 １０４ 内部ＲＯＭ領域用リード信号 １０５ 内部ＲＯＭ領域用ライト信号 １０６ 外部メモリ領域用リード信号 １０７ 外部メモリ領域用ライト信号 １０８ メモリ用アドレス信号 １０９ 分岐命令実行信号 １１０ 分岐先命令実行信号 １１１、１１５ 制御信号 １１２ ＣＰＵアドレス １１３ 比較結果アドレス １１４ 内部ＲＯＭメモリブロック・イネーブル信号 １１６ リード・データ １１７ ライト・データ １１８ 評価領域情報 １１９ 評価条件情報 １２０ 内部ＲＯＭメモリブロック・チップセレクト
信号 １２１ 外部メモリ・チップセレクト信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 評価対象プログラムのソフトウェア評価
   用として機能するソフトウェア評価装置において、 ソフトウェア評価時に当該評価対象プログラムを書込む
   第１および第２の情報格納手段と、 前記第１および前記第２の各情報格納手段に対応して、
   それぞれ分岐回数データの格納用として機能する第１ａ
   および第２ｂのデータ格納手段と、 前記第１および前記第２の各情報格納手段に書込まれて
   いる前記評価対象プログラムを実行し、その実行過程に
   おいて分岐命令が実行される度ごとに当該分岐命令の実
   行を検出するとともに、その分岐先アドレスを出力する
   ソフトウェア評価処理手段と、 前記分岐先アドレスの入力を受けて、当該分岐先アドレ
   スに対応する分岐回数を計数し、当該計数データを分岐
   回数データとして、前記分岐先アドレスに対応して選択
   される前記第１および前記第２の各情報格納手段に対応
   して設けられている第１ａおよび第２ｂのデータ格納手
   段の何れか一方に格納する分岐回数計数手段と、 を少くとも備えて構成されることを特徴とするソフトウ
   ェア評価装置。
2. 【請求項２】 前記分岐回数計数手段が、 前記分岐先アドレスを入力して、当該分岐先アドレスが
   前記第１の情報格納手段および前記第２の情報格納手段
   の何れの領域内にあるかを判定する領域判定手段と、 前記領域判定結果に基づいて、それぞれ前記第１または
   前記第２の情報格納手段に対応する前記第１ａのデータ
   格納手段または前記第２ｂのデータ格納手段の内の何れ
   か一方のデータ格納手段を選択するメモリ選択手段と、 前記メモリ選択手段により選択された前記第１ａのデー
   タ格納手段または前記第２ｂのデータ格納手段より、前
   記分岐先アドレスに対応して読出されるデータを計数し
   て分岐回数データとして出力し、選択された前記第１ａ
   のデータ格納手段または前記第２ｂのデータ格納手段の
   対応するアドレスに格納する分岐回数計数手段と、 を少なくとも備えて構成される請求項１記載のソフトウ
   ェア評価装置。