JPS6053892B2

JPS6053892B2 - 処理装置

Info

Publication number: JPS6053892B2
Application number: JP55142921A
Authority: JP
Inventors: 喜男大島; 和史吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-10-15
Filing date: 1980-10-15
Publication date: 1985-11-27
Also published as: JPS5769462A

Description

【発明の詳細な説明】本発明はマイクロプログラム制御の処理装置に関し、
そのマイクロ命令トレース方式の改良に関する。

第１図によつて従来技術について説明する。

第１図において、１０３はマイクロプログラムが格納
されている制御メモリであり、制御メモリ１０３の読出
しアドレス（マイクロ命令アドレス）は信号線ａを介し
てアドレスレジスタ１０２によつて指定される。制御メ
モｌ月０３から信号線をに読み出されたマイクロ命令は
データレジスタ１０４にラッチされる。データレジスタ
１０４内のマイクロ命令のうちＳフィールド（群）は信
号線ｅを介してアドレス選択回路１０１に入力される。
マイクロ命令のＴフィールド（群）およびＵフィールド
（群）は信号線ｃ、、ｄを介して演算制御部１０５に入
力される。Ｔフィールド（群）で指定される分岐条件
が成立すると、その旨が信号線ｆを通じてアドレス選択
回路１０１に伝えられ、信号線ｅを通じて入力されてい
る分岐先アドレスが信号線ｉを介してアドレスレジスタ
１０２に入力れる。

このようにして、マイクロ命令のＴフィールド（群）で
指定される分岐要因が発生した場合に、所要の分岐先へ
の分岐が行なわれる。分岐要因としてはこのほかに割
込み（マシンチェック割込みも含む）による分岐要因も
ある。

割込みによる分岐要因が発生すると、割込み発生信号が
信号線ｇを通じてアドレス選択回路１０１に与えられ、
信号線れに送出された割込み分岐先アドレスが信号線ｉ
を介してアドレスレジスタ１８２にセットされる。以
上の分岐要因が発生しない場合は、アドレスレジスタ１
０２の内容が一定数（またはＳフィールドによつて指定
される数だけ）更新され、次のマイクロ命令がアドレス
指定される。

ところでこの種の処理装置では、動作不良の原因を解
析、摘出するために、トレース機能を備えるのが普通で
ある。

特にマイクロプログラム制御の処理装置の開発時に生じ
る不良の大半はマイクロプログラム自体によるもので、
マイクロプログラムの流れを明らかにするためのマイク
ロ命令トレース機能は不可欠である。この目的で設け
られているのが、第１図中のトレースメモリ１０６であ
る。

１０７はトレースメモリ１０６のアドレス指定を行なう
アドレスカウンタであり、１マイクロ命令実行毎に（ま
たは一定周期で）プラス１される。

アドレスカウンタ１０７のアドレス指定にしたがつて、
信号線ａ上の信号（マイクロ命令アドレス）、信号線ｆ
上の信号（テスト条件分岐要因の発生の有無）、信号線
ｇ上の信号（割込み発生信号）がトレースメモリ１０６
に格納される。しかるに上に述べた構成では、マイクロ
プログラム全体についてトレースメモリ１０６にトレー
ス情報を格納できるようにするには、トレースメモｌ川
０６の記憶容量が著しく大きくなつてしまう。

したがつて従来は、実際には、マイクロ命令不良が生じ
た場合に、その前の限られた時間内の情報だけをトレー
スメモリ１０６で採取するという方法を採つている。勿
論、トレースメモリ１０６内の採取データを一定時間毎
に出力して直ちにデータ採取を再関するという方法で、
トレースメモＩ川０６に連続的にデータを採取させるこ
とも考えられるが、採取データの解析処理の困難等から
実現されていない。したがつて本発明の目的は、それ程
記憶容量の大きなメモリを用いることなく、マイクロプ
ログラムの全体的流れを把握可能なマイクロ命令トレー
ス機構を備える処理装置を提供することにある。

一般にマイクロプログラムには、マイクロ命令で指定さ
れる分岐要因群と割込みによる分岐要因群から成る多く
の分岐要因が含まれている。

マイクロプログラムの不良を解析し、原因を摘出するに
は、かかる分岐要因群の発生の様子ををマイクロ命令の
実行毎に把握できれば極めて有効である。しかして本発
明の特徴は、マイクロ命令アドレスでアドレス付けされ
るメモリ手段と、マイクロ命令の実行毎にそのマイクロ
命令で指定される各分岐要因および割込みによる分岐要
因の発生の有無を表示する情報を該メモリ手段に書き込
む回路手段を備えることにある。

以下、本発明の一実施例を説明するが、それに先立つて
マイクロプログラムの分岐要因について簡単に説明する
。

第２図はあるマイクロプログラムの一部を示す。

マイクロ命令１が実行されると無条件に次のアドレスの
マイクロ命令２に進む。したがつてマイクロ命令１の実
行時の分岐要因は１つと考えてよい。マイクロ命令２は
、テスト条件ａが成立するとマイクロ命令４に分岐し、
テスト条件ａが不成立でテスト条件ｂが成立すると当該
マイクロ命令２を再度実行し、テスト条件Ａ．．ｂのい
ずれも成立しないと次のアドレス命令３へ進む。したが
つて、マイクロ命令２実行時の分岐要因は３つある。こ
れ以外にもマイクロ命令実行時には、割込み（マシンチ
ェック割込み）による分岐要因も存在する。第３図は本
発明の一実施例を示す要部ブロック図であり、第１図と
同符号は同一部分を示す。

マイクロ命令トレース機構は、サンプリングレジスタ１
１０、トレースメモリ１１１、分岐要因判定回路１１２
、および書込み回路１１３から構成される。トレースメ
モリ１１１は、信号線ａ１を介してアドレスレジスタ１
０２の出力線ａ上のマイクロ命令アドレスによつてアド
レス付けされる。

トレースメモリ１１１の各ワードは、マイクロ命令のテ
スト条件用Ｔフィールドで指定可能な分岐要因の最大数
分の２倍のビット（各分岐要因毎にその発生の有無に対
応づけた２ビットが用意されている）と、割込み要因数
の２倍のビット（各割込み要因毎に２ビットが用意され
ている）とから構成されている。信号線Ｆ．．ｇ．．ｈ
上の信号は信号線ｆ１、ｇ１、ｈ１を通じてサンプリン
グレジスタ１１０に同期をとられて取り込まれる。

データレジスタ１０４のＴフィールド（群）出力と演算
操作指定部であるＵフィールド（群）出力は分岐要因判
定回路１１２に入力される。分岐要因判定回路１１２は
またサンプリングレジスタ１１０と書込み回路１１３に
接続されている。書込み回路１１３は、分岐要因判定回
路１１２の制御によつてトレースメモリ１１１に対して
ビット単位で選択的に書込みを行なうことができる。次
に動作を説明する。

マイクロプログラムを走らせる前にトレースメモリ１１
１は予め゜゜０゛クリアされる。

制御メモリ１０３からマイクロ命令がデータレジスタ１
０４に読み出される。

演算制御部１０５は、入力されたマイクロ命令のＴフィ
ールド（群）が分岐要因を指定していると、その分岐要
因の条件の成立不成立を判定し、その判定結果（その分
岐要因の発生の有無）を信号線ｆに送出する。またマイ
クロ命令が割込み分岐を禁止していないことを条件に、
割込み要因が発生した場合は割込み発生信号を信号線ｇ
に送出するとともに割込み分岐先アドレスを信号線ｈに
送出する。これら信号線Ｆ．．ｇ．．ｈ上の信号線Ｆｌ
，ｈｌ、ｇ１を介してサンプリングレジスタ１１０にサ
ンプリングされる。分岐要因判定回路１１２はマイクロ
命令のＴｌＵフィールド（群）をデコードし、テスト条
件分岐による分岐要因の指定の有無、指定されている場
合はその分岐要因の種類、および割込みによる分岐要因
の禁止の有無を認識する。

テスト条件分岐による分岐要因が指定されている場合、
分岐要因判定回路１１２は、サンプリングレジスタ１１
０を参照して当該分岐要因の発生の有無を判定する。

その分岐要因が発生した場合、分岐要因判定回路１１２
はサンプリングレジスタ１１０内の当該分岐要因に対応
する２ビットのうち一方のビット（発生ビット）を６６
ｒ３にセットしたのち、書込み回路１１３に対してトレ
ースメモリ１１の対応ビットへの書込みを指示する。当
該分岐要因が発生しなかつた場合は、分岐要因判定回路
１１２はサンプリングレジスタ１１０内の当該分岐要因
に対応する２ビットのうちの他方のビット（不発生ビッ
ト）を６６ｒ′にセットしたのち、書込み回路１１３に
対してトレースメモリ１１１の対応ビットへの書込みを
指示する。テスト条件分岐による分岐要因が指定されて
いない場合、分岐要因判定回路１１２はサンプリングレ
ジスタ１１０のテスト条件分岐による各分岐要因に対応
する２ビットをそれぞれ共に６“１゛にセットする。つ
いで分岐要因判定回路１１２は、書込み回路１１３に対
してトレースメモリ１１１のこれらビットへの書込みを
指示する。割込みによる分岐要因の発生の有無について
も同様に行なわれる。

すなわち、マイクロ命令のＵフィールド（群）で割込み
が禁止されていない場合、分岐要因判定回路１１２はサ
ンプリンレジスタ１１０の内容（割込み発生信号と割込
み分岐先アドレス）を参照し、割込み分岐の有無と割込
み要因を判定する。

割込み分岐が発生した場合、分岐要因判定回蕗１１２は
、その割込み要因に対応するサンプリングレジスタ１１
０内の２ビットのうちの一方（発生ビット）を゜゜１゛
にセットしたのち、書込み回路１１３に対してトレース
メモリ１１１の対応ビットへの書込みを指示する。割込
み分岐が発生しなかつた場合、分岐要因判定回路１１２
は、各割込み要因に対応するサンプリングレジスタ１１
０の２ビットのうちの他方のビット（不発生ビット）を
“゜１゛にセットし、ついで書込み回路１１３に対して
トレースメモリ１１１の対応ビットへの書込みを指示す
る。マイクロ命令のＵフィールド（群）で割込み分岐を
禁止している場合、分岐要因判定回路１１２はサンプリ
ングレジスタ１１０の各割込み要因に対応する２ビット
を共に゜゜１゛にセットしたのち、書込み回路１１３に
対してトレースメモリ１１１のこれらビットへの書込み
を指示する。

尚、本実施例では、テスト条件分岐による各分岐要因と
割込み分岐による各分岐要因毎にトレースメモリ１１１
内にそれぞれ２ビットを割り当てているが、各分岐要因
の発生の有無を示す情報をコード化してトレースメモリ
１１１に書込みようにすることもできる。そのようにす
れば、トレースメモリ１１１のワード長をさらに短縮し
、記憶容量をより減らすことができる。また割込み要因
を区別しないようにすることもでき、そのようにすれば
トレースメモリ１１１の記憶容量をさらに減らすことが
できる。本発明は以上に述べた如くであり、マイクロプ
ログラムの各マイクロ命令の実行毎に分岐要因の発生の
有無をトレースメモリの内容から知ること”ができ、マ
イクロプログラムの走行状態を容易に確認できる。

しかもトレースメモリの記憶容量をそれほど大きくしな
くても、マイクロプログラム全体について走行状態情報
をトレースメモリに採取できる。したがつて、マイクロ
プログラム不良の解析およびその摘出をより完全にかつ
容易に行なうことができるようになる。特にマイクロプ
ログラムの開発時においては、従来はテスト洩れが起き
やすく問題となつていたが、本発明によればマイクロプ
ログラム全体の走行状態をより完全にＬかつ容易に把握
できるため、適切なテスト科目の選定等が容易になり、
テスト洩れによるマイクロプログラムの不良等をより確
実に防ぐことが可能となる。

【図面の簡単な説明】

第１図は従来例を示す要部ブロック図、第２図はマイク
ロプログラムの分岐要因について説明するための流れ図
、第３図は本発明の一実施例を示す要部ブロック図であ
る。１０１・・・アドレス選択回路、１０２・・・アドレス
レジスタ、１０３・・・制御メモリ、１０４・・・デー
タレジスタ、１０５・・・演算制御部、１１０・・・サ
ンプリングレジスタ、１１１・・・トレースメモリ、１
１２・・・分岐要因判定回路、１１３・・・書込み回路
。

Claims

【特許請求の範囲】

１マイクロプログラム制御の処理装置において、実行
中のマイクロ命令アドレスでアドレス付けされるメモリ
手段と、マイクロ命令の実行毎に、該マイクロ命令で指
定される分岐要因および割込み分岐要因の発生の有無を
表示する情報を該メモリ手段に書き込む回路手段を具備
することを特徴とする処理装置。