JPS6212541B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、一般のソフトウエア又はマイクロコ
ンピユータ向きソフトウエアにて制御されるデー
タ処理システムをテスト、評価、解析するための
汎用のプログラム評価試験装置に関するものであ
る。

データ処理システムにおける管理ジヨブ及び実
時間ジヨブに対して、プログラマブルなロジツ
ク、制御用ソフトウエア、マイクロプログラム方
式等を使用する傾向が高まつている。ところで、
従来、このようなデータ処理システムの評価試験
はプログラムの走行経路の部分的トレースにとゞ
まり、システムの実際の動作環境下で大規模なオ
ーバレイ構造のプログラムを有機的かつ効率的に
トレースする手段はほとんど皆無である。

本発明の目的は、上記の如き従来の問題点を除
去するものであり、被試験装置内のオーバレイ構
造のプログラムの走行経路情報を効率的に測定す
ることを可能にしたプログラム評価試験装置を提
供することにある。

しかして本発明の特徴は、被試験装置の実行状
態をテストするため、被試験装置のアドレスバ
ス、データバスに乗る命令読出しアドレス（プロ
グラムカウンタの値）や命令群を実時間で順次試
験装置に取り込み、オーバレス命令の場合には、
更にそれに関連するオーバレイ・プログラム・モ
ジユールが格納されるフアイルのアドレスも取り
込む。そして、試験装置では、命令読出しアドレ
スとフアイル・アドレスにより被試験装置のプロ
グラム走行経路をフアイル上のプログラム・モジ
ユール別に逐一トレースして行くと同時に、命令
群については、分岐命令やオーバレイ命令等、特
定の命令についてだけトレースする。

以下、本発明の一実施例につき図面を用いて詳
細に説明する。

第１図は本発明のプログラム評価試験装置の一
実施例の構成図である。第１図において、１は被
試験装置であり、一般のソフトウエア又はマイク
ロコンピユータ向きソフトウエアにて制御される
データ処理システムが対象となる。２は本発明の
プログラム評価試験装置であり、データ取込み用
アダプタ１０、インタフエース制御回路１１、オ
ーバレイ制御回路１２、スタテイツクトレース制
御回路１３、ダイナミツクトレース制御回路１
４、トレース用メモリ制御回路１５，１６、トレ
ースメモリ１７，１８、制御用マイクロコンピユ
ータ１９、操作卓２０、補助メモリ２１、出力装
置２２などで構成される。

次に第１図の動作を説明する。被試験装置１内
のデータバス、アドレスバスを引き出し、それに
アダプタ１０を接続することにより、被試験装置
１のプログラムの走行に従つて、その命令読出し
アドレス、実行命令群、オペランドアドレス、オ
ペランドデータなどが実時間で試験装置２に取り
込まれる。試験装置２のインタフエース制御回路
１１はアダプタ１０を通して取り込まれた上記情
報のうち、特に被試験装置１のプログラム走行状
態を把握するのに重要な命令読出しアドレスと命
令を所定のタイミングで次々に抽出し、トレース
データとしてスタテイツクトレース制御回路１３
とダイナミツクトレース制御回路１４に転送す
る。更に、インタフエース制御回路１１は命令の
デコード機能を有しており、被試験装置１におい
てオーバレイ動作が発生したことを示す命令（例
えば被試験装置個有のPORT番号を持つOUT命
令）をデコードすると、それをオーバレイ制御回
路１２に通知する。なお、オーバレイ動作につい
ては後述する。

スタテイツクトレース制御回路１３、メモリ制
御回路１５およびトレースメモリ１７は、被試験
装置１内の被テスト・プログラムの走行経路をト
レースする系で、そのトレースメモリ１７は被試
験装置１内のプログラム格納アドレスと１対１に
対応するようにアドレス付けされ、各アドレスは
１ビツトで構成されている。このトレースメモリ
１７の各ビツトは、マイクロコンピユータ１９に
より初期値として“０”が設定される。スタテイ
ツクトレース制御回路１３はトレース実行時、イ
ンタフエース制御回路１１から出力される命令読
出しアドレスと命令群のうち、プログラムの走行
経路を示す命令読出しアドレスのみを所定のタイ
ミングで検出し、逐一、該検出した命令読出しア
ドレスをメモリ制御回路１５に渡す。メモリ制御
回路１５はスタテイツクトレース制御回路１３か
ら命令読出しアドレスを受け取る毎に、そのアド
レスをトレースメモリ１７の書込みアドレスとし
て、該トレースメモリ１７の該当番地に“１”を
書き込む。

第２図にトレースメモリ１７のトレース・フオ
ーマツト例を示す。すなわち、トレースメモリ１
７のアドレスＡ_i、_jは被試験装置１内のプログラ
ムのメモリ・アドレスと１対１に対応付けられて
おり、Ａ_i、_j＝１ということは、被テスト・プロ
グラムにおける該当メモリ・アドレスの命令が実
行されたことを意味する。つまり、トレースメモ
リ１７のトレースデータは、被試験装置１内のプ
ログラムの走行経路を表わしている。

一方、ダイナミツクトレース制御回路１４、メ
モリ制御回路１６およびトレースメモリ１８は、
被試験装置１内の被テスト・プログラムにおける
実行命令群のうち、該プログラムの動的特性を示
す分岐命令その他、特定命令自体をその命令読出
しアドレスを含めてトレースする系である。トレ
ースメモリ１８は前記トレースメモリ１７と様子
を異にし、その記憶容量は任意の大きさからなる
が、各アドレスは命令と命令読出しアドレスから
なるトレースデータを記憶するのに必要なビツト
数、例えば64ビツト（８バイト）で構成されてい
る。このトレースメモリ１８もマイクロコンピユ
ータ１９により初期値としてオール・ゼロが設定
される。トレース実行時、ダイナミツクトレース
制御回路１４はインタフエース制御回路１１から
出力される命令読出しアドレスと命令群を逐一取
り込んでバツフアレジスタ等に一時格納した後、
その命令をデコードし、それが分岐命令その他、
予め定めた特定命令の場合は、該命令とその命令
読出しアドレスをメモリ制御回路１６に渡す。メ
モリ制御回路１６には、例えばトレースメモリ１
８の書込みアドレスを示すアドレスポインタが具
備されており、ダイナミツクトレース制御回路１
４から命令および命令読出しアドレスを受け取る
と、メモリ制御回路１６は上記アドレスポインタ
が示すトレースメモリ１８のアドレスに該命令お
よび命令読出しアドレスをトレースデータとして
書き込み、アドレスポインタを＋１する。従つ
て、例えばマイクロコンピユータ１９によつてメ
モリ制御回路１６のアドレスポインタを初期値と
して“０”に設定しておくと、ダイナミツクトレ
ース制御回路１４で検出されたダイナミツクトレ
ースデータがメモリ１８の０番地から順次格納さ
れる。

なお、トレースメモリ１８が満杯になつた場
合、メモリ制御回路１６はマイクロコンピユータ
１９に対して起動をかけ、以後、マイクロコンピ
ユータ１９の制御のもとに、ダイナミツクトレー
ス制御回路１４から出力されるトレースデータを
メモリ制御回路１６経由でマイクロコンピユータ
１９が取り込み、補助メモリ２１に格納すればよ
い。これにより、トレースメモリ１８を必要最小
限の容量で構成することが可能になる。

第３図にトレースメモリ１８に格納されるトレ
ースデータのフオーマツト例を示す。第３図にお
いて、ａ図はトレースメモリ１８の１記憶位置の
ビツト構成で、こゝでは64ビツト（８バイト）か
らなるとしている。ｂ図はトレースメモリ１８に
格納するダイナミツクトレースデータの一例であ
る。ｂ図中、斜線で示されている部分は未使用域
を表わしている。

以上は被試験装置１内のプログラムの全走行経
路をトレースメモリ１７にトレースし、又、その
全ダイナミツクトレースデータをトレースメモリ
１８に格納するとした場合の動作である。他方、
テストによつては、被試験装置１内の走行プログ
ラムにおける所定区域に注目し、該区域内の走行
経路等をトレースすることで足りる場合がある。
これは、例えばスタテイツク／ダイナミツクトレ
ース制御回路１３，１４に、該当区域の先頭命令
読出しアドレスを指定する第１レジスタと最終命
令読出しアドレスを指定する第２レジスタとを設
け、テスト実行時、インタフエース制御回路１１
から出力される命令読出しアドレスを上記第１お
よび第２レジスタの内容と逐一比較し、第１レジ
スタと一致したら、それ以降インタフエース制御
回路１１から出力される命令および命令読出しア
ドレスをトレース用データとして有効とし、第２
レジスタと一致したらテストを終了することで可
能である。上記第１および第２レジスタへのアド
レス指定は、操作卓２０で入力し、マイクロコン
ピユータ１９の制御下でスタテイツク／ダイナミ
ツクトレース制御回路１３，１４の該当レジスタ
に設定すればよい。なお、マイクロコンピユータ
１９は、これまでに説明した機能のほかに、イン
タフエース制御回路１１、スタテイツク／ダイナ
ミツクトレース制御回路１３，１４、メモリ制御
回路１５，１６などの起動・停止機能や、トレー
スメモリ１７，１８の記憶データの出力装置２２
への出力制御機能などを有している。

次にオーバレイ動作について説明する。一般に
プログラムは、管理プログラムや制御プログラム
のように頻繁に用いられるプログラムと、ユーザ
プログラムのように、使用頻度は低いが、使用さ
れるときは或る期間継続して使われるプログラム
とに分けられる。一方、被試験装置１内のメモリ
容量には限度があるため、通常、該メモリのプロ
グラム格納エリアを２つに分け、一方のエリアに
は頻繁に用いられるプログラムを常駐させておく
が、他方のエリアには、使用頻度の低いプログラ
ムを必要に応じて外部のフアイルメモリから取り
込むようにして、メモリの有効利用をはかつてい
る。このプログラムを常駐させるメモリエリアを
常駐エリア、格納するプログラムを必要に応じて
次々に変えていくメモリエリアをオーバレイ・エ
リアと云い、オーバレイ・エリアのプログラムを
移しかえる動作がオーバレイ動作である。

第４図は被試験装置１がオーバレイ機能を有す
る場合の、外部フアイルメモリと被試験装置１内
のメモリと試験装置２のスタテイツクトレースメ
モリ１７の関係を示したものである。即ち、被試
験装置１がオーバレイ機能を有する場合、試験装
置２のスタテイツクトレースメモリ１７は、第４
図に示すように外部フアイルメモリの各モジユー
ル（プログラム・モジユール）と１対１に対応付
ける必要がある。これまでの説明は、正確には被
試験装置１のメモリにおける常駐エリアのプログ
ラムが実行された場合に対応するもので、オーバ
レイ動作時には、被試験装置１のメモリのオーバ
レイエリアに取り込まれるプログラムに対応し
て、トレースメモリ１７のトレースエリアを振り
分ける必要がある。以下、その動作を説明する。

オーバレイ動作が発生すると、被試験装置１は
該被試験装置個有のPORT番号、当該オーバレ
イ・モジユールのフアイルメモリ・アドレスなど
を含むOUT命令を発行して、オーバレイ・メモ
リエリアのプログラムを入れ替える。試験装置２
のインタフエース制御回路１１は、このOUT命
令を検出すると、該OUT命令およびその命令読
出しアドレスをトレースデータとしてスタテイツ
ク／ダイナミツクトレース制御回路１３，１４へ
転送することはせず、オーバレイ制御回路１２へ
送る。オーバレイ制御回路１２はインタフエース
制御回路１１から上記OUT命令を受け取ること
により、スタテイツクトレース制御回路１３に対
して、オーバレイ動作が発生したことを通知する
と共に当該オーバレイ・モジユールのフアイルメ
モリ・アドレスを与える。スタテイツクトレース
制御回路１３は、オーバレイ制御回路１２から与
えられたフアイルメモリ・アドレスを記憶してお
き、それ以降、インタフエース制御回路１１から
命令読出しアドレスを受け取ると、該命令読出し
アドレスと共に上記フアイルメモリ・アドレスも
メモリ制御回路１５に渡す。メモリ制御回路１５
はスタテイツクトレース制御回路１３から命令読
出しアドレスとフアイルメモリ・アドレスを受け
取る毎に、そのフアイルメモリ・アドレスでトレ
ースメモリ１７内の当該オーバレイ・モジユール
に対応するトレースエリアを選択し、命令読出し
アドレスを該トレースエリア内の書込みアドレス
として“１”を書き込む。すなわち、トレースメ
モリ１７には各オーバレイ・モジユール別に、そ
のプログラム走行経路がトレースされる。

一方、ダイナミツクトレース制御回路１４に対
しては、オーバレイ制御回路１２はインタフエー
ス制御回路１１から受け取つたOUT命令および
その命令読出しアドレスをそのまゝ渡す。ダイナ
ミツクトレース制御回路１４は、オーバレイ制御
回路１２からのOUT命令をデコードし、その結
果、トレース必要ありということで分岐命令等の
場合と同様に該OUT命令およびその命令読出し
アドレスをメモリ制御回路１６に渡す。メモリ制
御回路１６は、その時のアドレスポインタが示す
トレースメモリ１８のアドレスに上記OUT命令
とその命令読出しアドレスを格納する。第３図ｂ
のオーバレイ動作表示トレースはこれを示したも
のである。すなわち、ダイナミツクトレース制御
回路１４、メモリ制御回路１６、トレースメモリ
１８の動作は、分岐命令等が検出された場合と同
じである。

以上の説明から明らかな如く、本発明によるプ
ログラム評価試験装置によれば、次のような効果
が得られる。

(1) オーバレイ構造の被測定プログラムの動的解
析を容易にし、またテストされた区域とそうで
ないものとが各プログラム・モジユール毎に明
確になり、テストの完備性、妥当性を評価でき
る。

(2) データの収集を実時間に行なえることによ
り、被測定プログラムの動的特性を損なわない
評価試験が可能となる。

(3) 従来のプログラム・テスト手法の工程が明確
になり、かつ被試験プログラムの潜在不良摘出
に役立つことから、被試験プログラムの品質向
上が望める。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図はスタテイツクトレース・フオーマツト例を示
す図、第３図はダイナミツクトレースメモリのビ
ツト構成とそのトレースフオーマツト例を示す
図、第４図はオーバレイ動作を説明するためのメ
モリ階層構造を示す図である。 １……被試験装置、２……プログラム評価試験
装置、１０……アダプタ、１１……インタフエー
ス制御回路、１２……オーバレイ制御回路、１３
……スタテイツクトレース制御回路、１４……ダ
イナミツクトレース制御回路、１５，１６……メ
モリ制御回路、１７，１８……トレースメモリ、
１９……マイクロコンピユータ、２０……操作
卓、２１……補助メモリ、２２……出力装置。

Claims (1)

【特許請求の範囲】
1. １ 常駐プログラム・モジユールと複数のオーバ
   レイ・プログラム・モジユールが格納されるフア
   イルと、該フアイルの前記常駐プログラム・モジ
   ユールを常駐させるメモリエリアと前記複数のオ
   ーバレイ・プログラム・モジユールのうちの１つ
   あるいはそれ以上のものをオーバレイ命令により
   必要に応じて入れ替えて格納するオーバレイ・エ
   リアとからなるメモリを具備する情報処理システ
   ム（以下、被試験装置という）のプログラムの走
   行状況を、該被試験装置の動作環境下で測定する
   プログラム評価試験装置において、該試験装置を
   前記被試験装置に接続するアダプタと、前記フア
   イル上の各プログラム・モジユールに対応する記
   憶領域を有する第１トレースメモリと、任意の記
   憶領域を有する第２トレースメモリと、前記アダ
   プタを通して到来する前記被試験装置内の命令読
   出しアドレスや命令群を抽出する手段と、前記抽
   出手段がオーバレイ命令を抽出したことを検出し
   て、それに関連するオーバレイ・プログラム・モ
   ジユールが格納されるフアイルのフアイル・アド
   レスを出力するオーバレイ制御手段と、前記抽出
   手段から命令読出しメモリ・アドレスを受け、ま
   た前記オーバレイ制御手段からフアイル・アドレ
   スを受け、当該フアイル・アドレスと当該命令読
   出しメモリアドレスに基づいて対応する記憶領域
   を指定し、該命令読出しメモリ・アドレスの命令
   が実行されたことを表わす情報を第１トレースメ
   モリに記憶する手段と、前記抽出された命令群の
   うちからプログラムの動的特性を示す分岐命令そ
   の他、特定命令のみを前記第２トレースメモリに
   順次記憶する手段と、前記各手段の動作を制御す
   る制御手段とを具備していることを特徴とするプ
   ログラム評価試験装置。