JPS59148957A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS59148957A JPS59148957A JP58021476A JP2147683A JPS59148957A JP S59148957 A JPS59148957 A JP S59148957A JP 58021476 A JP58021476 A JP 58021476A JP 2147683 A JP2147683 A JP 2147683A JP S59148957 A JPS59148957 A JP S59148957A
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- JP
- Japan
- Prior art keywords
- register
- address
- trace
- instruction
- buffer
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
、本発明は、マイクロプログラム制御方式に関し、特に
ファイル制御装置におけるトレース情報蓄積のためのη
ｉ制御方式に関するものである。
ファイル制御装置におけるトレース情報蓄積のためのη
ｉ制御方式に関するものである。
磁気ディスク制御装置、磁気テープ制御装置等のファイ
ル制御装置には、マイクロプログラム制御方式が用いら
れている。今後、各装置のマイクロプログラム化は進む
一方であり、それに伴ってマイクロプログラムのデバッ
グ、その他故障発見の能率化のため、各部動作のトレー
スが必要となる。マイクロプログラムのデバッグ等に際
し、プログラムの状態を変えることなくトレースを採取
できれば、非常に便利である。
ル制御装置には、マイクロプログラム制御方式が用いら
れている。今後、各装置のマイクロプログラム化は進む
一方であり、それに伴ってマイクロプログラムのデバッ
グ、その他故障発見の能率化のため、各部動作のトレー
スが必要となる。マイクロプログラムのデバッグ等に際
し、プログラムの状態を変えることなくトレースを採取
できれば、非常に便利である。
従来のマイクロプログラム制御装置において、マイクロ
プログラムの走行アドレスをトレースする方法として、
制御装置の外部にアドレス信号を出力し、これを外部装
置により蓄積する方法がある。しかし、この方法では、
特別の外部装置を必要とするので、故障等の問題が生じ
たときに、トレースを開始しようとしても、外部装置を
接続するまで時間を要してしまい即応性に欠ける。また
、蓄積するアドレスは、マイクロプログラム命令の内容
とは無関係に蓄積されるため、余分なアドレスまで蓄積
する無駄が生ずる。また、上記の方法とは異なる方法と
して、マイクロプログラムの中にトレースが指示されて
いるか否かを判断する命令を設げ、トレースが指示され
ていれば、マイクロプログラムによりメモリの特定番地
を起点として、あらかじめ決められたボ数をメモリに書
き込んでいく方法がある。この方法は、前記の方法に比
べると、外部装置を必要とせず、またマイクロプログラ
ムの内容と関連性をもってトレース情報を蓄積すること
ができるという利点を持つ。しかし、トレースの指示の
判断をマイクロプログラムにより行うため、トレースの
有無によってマイクロプログラムの実行手順が変わると
いう欠点がある。また、トレースの指定に関連性をもた
ずにメモリに定数を誓き込むような方法を用いても、メ
モリ・アクセスのための時間を要するため、高速制御部
分には使用できない欠点がある。
プログラムの走行アドレスをトレースする方法として、
制御装置の外部にアドレス信号を出力し、これを外部装
置により蓄積する方法がある。しかし、この方法では、
特別の外部装置を必要とするので、故障等の問題が生じ
たときに、トレースを開始しようとしても、外部装置を
接続するまで時間を要してしまい即応性に欠ける。また
、蓄積するアドレスは、マイクロプログラム命令の内容
とは無関係に蓄積されるため、余分なアドレスまで蓄積
する無駄が生ずる。また、上記の方法とは異なる方法と
して、マイクロプログラムの中にトレースが指示されて
いるか否かを判断する命令を設げ、トレースが指示され
ていれば、マイクロプログラムによりメモリの特定番地
を起点として、あらかじめ決められたボ数をメモリに書
き込んでいく方法がある。この方法は、前記の方法に比
べると、外部装置を必要とせず、またマイクロプログラ
ムの内容と関連性をもってトレース情報を蓄積すること
ができるという利点を持つ。しかし、トレースの指示の
判断をマイクロプログラムにより行うため、トレースの
有無によってマイクロプログラムの実行手順が変わると
いう欠点がある。また、トレースの指定に関連性をもた
ずにメモリに定数を誓き込むような方法を用いても、メ
モリ・アクセスのための時間を要するため、高速制御部
分には使用できない欠点がある。
本発明の目的は、このような欠点を除去するため、外部
装置を必要とせず、またマイクロプログラムの実行順序
を変更することな（、かつ少ないメモリ容量でトレース
情報の蓄積が可能であり、即応性のあるマイクロプログ
ラム制御方式を提供することにある。
装置を必要とせず、またマイクロプログラムの実行順序
を変更することな（、かつ少ないメモリ容量でトレース
情報の蓄積が可能であり、即応性のあるマイクロプログ
ラム制御方式を提供することにある。
本発明のマイクロプログラム制御方式は、マイクロプロ
グラムの命令セット中に、命令実行アドレスをトレース
情報として蓄積するか否かの情報を指示するビットを設
け、そのビットがセットされている命令が実行された場
合には、その実行アドレスまたはそれに相当する情報を
トレース用バッファに蓄積し、そのビットがセットされ
ていないときには蓄積しないことに特徴がある。
グラムの命令セット中に、命令実行アドレスをトレース
情報として蓄積するか否かの情報を指示するビットを設
け、そのビットがセットされている命令が実行された場
合には、その実行アドレスまたはそれに相当する情報を
トレース用バッファに蓄積し、そのビットがセットされ
ていないときには蓄積しないことに特徴がある。
第１図は、本発明の実施例を示すマイクロプログラム制
御装置のブロック図であり、第２図は本発明の実施例を
示すマイクロ命令の説明図である。
御装置のブロック図であり、第２図は本発明の実施例を
示すマイクロ命令の説明図である。
第１図忙おいて、マイクロプログラム制御装置１４のう
ち、１〜７は従来と同一の構成を示すものである。すな
わち、１はマイクロプログラムを格納する制御メモリ、
２は読み出されたマイクロ命令をセットするメモリ・レ
ジスタ、３はマイクロ命令の内容を解読する命令解読部
、４は解読部【３） の出力制御信号により制御されるレジスタ演算部、５は
制御メモリから次に読み出される命令のアドレスを指定
する命令アドレス・レジスタ、７は磁気ディスク駆動装
置あるいは磁気テープ駆動装置等の被制御ハードウェア
、６はこの被制御ハードウェア７および制御装置１４内
の各部を制御する制御部である。その他に、本発明のマ
イクロプログラム制御装置１４は、トレース・ビット判
足部８、バッファ制御部９、トレース・バッファ１１、
バッファ・アドレス・レジスタ１２、およびバッファ・
データ・レジスタ１３を備えている。
ち、１〜７は従来と同一の構成を示すものである。すな
わち、１はマイクロプログラムを格納する制御メモリ、
２は読み出されたマイクロ命令をセットするメモリ・レ
ジスタ、３はマイクロ命令の内容を解読する命令解読部
、４は解読部【３） の出力制御信号により制御されるレジスタ演算部、５は
制御メモリから次に読み出される命令のアドレスを指定
する命令アドレス・レジスタ、７は磁気ディスク駆動装
置あるいは磁気テープ駆動装置等の被制御ハードウェア
、６はこの被制御ハードウェア７および制御装置１４内
の各部を制御する制御部である。その他に、本発明のマ
イクロプログラム制御装置１４は、トレース・ビット判
足部８、バッファ制御部９、トレース・バッファ１１、
バッファ・アドレス・レジスタ１２、およびバッファ・
データ・レジスタ１３を備えている。
第１図の制御メモリ１には、例えば６種類のマイクロ命
令が格納される。これらのマイクロ命令のセットは、第
２図に示すように、１命令が１２ビツトで構成されてい
る。ビットＯ，ＩＫより命令の種類が表わされる。すな
わち、ビット０，１の内容が°’ｏＸｏ”の場合、５Ｅ
ＴＲ，５ＥＴＲＴの命令を意味し、これらはそれぞれレ
ジスタ演算部ヰの中にある４種類の１バイト長レジスタ
のうち、ビット２，３で示すレジスタ・アドレス（ＲＡ
）（４） のレジスタに、４〜１１で示す内容をセットする。
令が格納される。これらのマイクロ命令のセットは、第
２図に示すように、１命令が１２ビツトで構成されてい
る。ビットＯ，ＩＫより命令の種類が表わされる。すな
わち、ビット０，１の内容が°’ｏＸｏ”の場合、５Ｅ
ＴＲ，５ＥＴＲＴの命令を意味し、これらはそれぞれレ
ジスタ演算部ヰの中にある４種類の１バイト長レジスタ
のうち、ビット２，３で示すレジスタ・アドレス（ＲＡ
）（４） のレジスタに、４〜１１で示す内容をセットする。
次に、ビットＯ，ｌが“０１”の場合、ＢＯＣ。
ＢＯＣＴの命令を意味し、これらはそれぞれビット２，
３が示すテスト条件（ＴＣ）の内容により、条件が不成
立ならば、次のアドレスに、また条件が成立すればビッ
ト４〜１１が示すアドレスに命令アドレス・レジスタ５
の内容を変更して、次の命令実行アドレスを決定する。
３が示すテスト条件（ＴＣ）の内容により、条件が不成
立ならば、次のアドレスに、また条件が成立すればビッ
ト４〜１１が示すアドレスに命令アドレス・レジスタ５
の内容を変更して、次の命令実行アドレスを決定する。
次に、ピッ）０．１が“１，０”の場合、ＢおよびＢＴ
の命令を意味し、これらはそれぞれ命令アドレス・レジ
スタ５の内容を無条件にビット２〜１１に示す内容に変
更して、次の命令実行アドレスを決定する。
の命令を意味し、これらはそれぞれ命令アドレス・レジ
スタ５の内容を無条件にビット２〜１１に示す内容に変
更して、次の命令実行アドレスを決定する。
マイクロ命令５ＥＴＲと５ＥＴＲＴ、ＢＯＣとＢ ＯＣ
Ｔ、およびＢとＢＴとは、被制御ハードウェアに対する
影響は全く同一であるが、本発明におけるトレース情報
取得機能に及ぼす影響が異なる。
Ｔ、およびＢとＢＴとは、被制御ハードウェアに対する
影響は全く同一であるが、本発明におけるトレース情報
取得機能に及ぼす影響が異なる。
すなわち、マイクロ命令のビット１２が“０”のときに
は、トレース情報を取得しないことを意味し、またビッ
ト１２が“１”のときＫは、トレース情報を取得するこ
とを意味する。
は、トレース情報を取得しないことを意味し、またビッ
ト１２が“１”のときＫは、トレース情報を取得するこ
とを意味する。
第１図において、制御メモリ１に格納されているマイク
ロプログラムは、制御部６の指示により、命令アドレス
・レジスタ５が示すアドレスのマイクロ命令が読み出さ
れ、メモリ・レジスタ２にセットされる。メモリ・レジ
スタ２は、１３ビツトから構成され、第２図に示すフォ
ーマットのマイクロ命令をセットしている。メモリ・レ
ジスタ２のピッ）Ｏ〜１１の内容は命令解読部３により
解読され、第２図に示す内容の命令でレジスタ演算部４
および被制御ハードウェア７を制御する。一方、メモリ
・レジスタ２０ビツト１２は、トレース・ビット判定部
８により“Ｏ″か“１″かが判定され、“Ｏ”の場合に
は何の動作も起さないが、“１”の場合には、バッファ
制御部９を起動する。バッファ制御部９は、トレース・
バッファ１１０バツフア・アドレス・レジスタ１２の指
定する位置に、命令アドレス・レジスタ５の内容を書き
込むため、ゲート１０を開くと同時にバッファ書き込み
信号１４を発生する。また、バッファ書き込み終了後、
バッファ・アドレス・レジスタ１２の内容をプラス１す
ることにより、次の書き込みアドレスを確定しておく。
ロプログラムは、制御部６の指示により、命令アドレス
・レジスタ５が示すアドレスのマイクロ命令が読み出さ
れ、メモリ・レジスタ２にセットされる。メモリ・レジ
スタ２は、１３ビツトから構成され、第２図に示すフォ
ーマットのマイクロ命令をセットしている。メモリ・レ
ジスタ２のピッ）Ｏ〜１１の内容は命令解読部３により
解読され、第２図に示す内容の命令でレジスタ演算部４
および被制御ハードウェア７を制御する。一方、メモリ
・レジスタ２０ビツト１２は、トレース・ビット判定部
８により“Ｏ″か“１″かが判定され、“Ｏ”の場合に
は何の動作も起さないが、“１”の場合には、バッファ
制御部９を起動する。バッファ制御部９は、トレース・
バッファ１１０バツフア・アドレス・レジスタ１２の指
定する位置に、命令アドレス・レジスタ５の内容を書き
込むため、ゲート１０を開くと同時にバッファ書き込み
信号１４を発生する。また、バッファ書き込み終了後、
バッファ・アドレス・レジスタ１２の内容をプラス１す
ることにより、次の書き込みアドレスを確定しておく。
このように、マイクロプログラムを構成する各マイクロ
命令のビット１２の指定により、指定したマイクロ命令
のアドレスのみをトレース・バッファ１１に蓄えること
ができる。トレース・バッファ１１の容量を、例えば３
，０ＯＯＸ１０ビツトとすると、指定のある３、 ＯＯ
０個のマイクロ命令のトレース情報が蓄積される。トレ
ース・バッファ１１に蓄積された情報は、外部ハードウ
ェア（図示省略）あるいは制御装置１４に外部からコマ
ンドを与えることにより、読み出してバッファ・データ
・レジスタ１３に順次取り出すことができる。
命令のビット１２の指定により、指定したマイクロ命令
のアドレスのみをトレース・バッファ１１に蓄えること
ができる。トレース・バッファ１１の容量を、例えば３
，０ＯＯＸ１０ビツトとすると、指定のある３、 ＯＯ
０個のマイクロ命令のトレース情報が蓄積される。トレ
ース・バッファ１１に蓄積された情報は、外部ハードウ
ェア（図示省略）あるいは制御装置１４に外部からコマ
ンドを与えることにより、読み出してバッファ・データ
・レジスタ１３に順次取り出すことができる。
このように、第１図においては、トレース・ビット判定
部９とアンド・ゲート１０とトレース・バッファ１１を
設けるとともに、制御メモリｌの容量を追加した１ピツ
ト分だけ増加することにより、簡単に実現できる。
部９とアンド・ゲート１０とトレース・バッファ１１を
設けるとともに、制御メモリｌの容量を追加した１ピツ
ト分だけ増加することにより、簡単に実現できる。
なお、実施例では、トレース・バッファ１１に（７）
はマイクロ命令の実行アドレスを蓄積しているが、それ
だけに駆足されず、実行アドレスに相当する情報も蓄積
することができる。
だけに駆足されず、実行アドレスに相当する情報も蓄積
することができる。
以上説明したように、本発明によればマイクロ命令の１
ピツトにより、その命令実行時のアドレスをトレースす
るか否かを指定することができ、必要な命令分のみトレ
ースできるので、トレース・バッファの容量を節減でき
るとともに、トレース実行のために外部装置を接続する
必要がないため、即応性がある。また、マイクロプログ
ラムの実行順序を何ら変更しな（てよいので、トレース
の実行、不実行の差による故障回復の困難さもなく、か
つ余分なステップも不要であるため、高速な制御装置に
も適用可能である。
ピツトにより、その命令実行時のアドレスをトレースす
るか否かを指定することができ、必要な命令分のみトレ
ースできるので、トレース・バッファの容量を節減でき
るとともに、トレース実行のために外部装置を接続する
必要がないため、即応性がある。また、マイクロプログ
ラムの実行順序を何ら変更しな（てよいので、トレース
の実行、不実行の差による故障回復の困難さもなく、か
つ余分なステップも不要であるため、高速な制御装置に
も適用可能である。
第１図は本発明の実施例を示すマイクロプログラム制御
装置のブロック図、第２図は本発明の実施例を示すマイ
クロ命令の構成図である。−１：メモリ、２：メモリ・
レジスタ、３：命令（８） 解読部、４＝レジスタ演算部、５＝命令アドレス・レジ
スタ、６：制御部、７：被制御ハードウェア、８ニドレ
ース・ビット判定部、９：バッファ制御ｇ、１１：）レ
ース・バッファ、１２：バッファ・アドレス・レジスタ
、１４二マイクロプログラム制御装置。 第 １ 図 １４ 第 ２ 図
装置のブロック図、第２図は本発明の実施例を示すマイ
クロ命令の構成図である。−１：メモリ、２：メモリ・
レジスタ、３：命令（８） 解読部、４＝レジスタ演算部、５＝命令アドレス・レジ
スタ、６：制御部、７：被制御ハードウェア、８ニドレ
ース・ビット判定部、９：バッファ制御ｇ、１１：）レ
ース・バッファ、１２：バッファ・アドレス・レジスタ
、１４二マイクロプログラム制御装置。 第 １ 図 １４ 第 ２ 図
Claims (1)
- マイクロプログラムを構成するマイクロ命令中に、命令
実行アドレスをトレース情報として蓄積することを指定
するビットを設げ、該指定ビットのセットされている命
令が実行された場合には、該命令が格納されている実行
アドレスまたは該実行アドレスに相当する情報をトレー
ス用バッファに蓄積することを特徴とするマイクロプロ
グラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021476A JPS59148957A (ja) | 1983-02-14 | 1983-02-14 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021476A JPS59148957A (ja) | 1983-02-14 | 1983-02-14 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148957A true JPS59148957A (ja) | 1984-08-25 |
Family
ID=12056023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021476A Pending JPS59148957A (ja) | 1983-02-14 | 1983-02-14 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119642A (ja) * | 1985-11-20 | 1987-05-30 | Fujitsu Ltd | トレ−ス方式 |
-
1983
- 1983-02-14 JP JP58021476A patent/JPS59148957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119642A (ja) * | 1985-11-20 | 1987-05-30 | Fujitsu Ltd | トレ−ス方式 |
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