JPS61141039A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61141039A JPS61141039A JP26394884A JP26394884A JPS61141039A JP S61141039 A JPS61141039 A JP S61141039A JP 26394884 A JP26394884 A JP 26394884A JP 26394884 A JP26394884 A JP 26394884A JP S61141039 A JPS61141039 A JP S61141039A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- address
- circuit
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプログラムによシ制御される情報処
理装置に関する。
理装置に関する。
（従来の技術）
従来、この種の情報処理装置ではマイクロプログラムの
実行履歴を残す手段を備えてはいなかったため、マイク
ロプログラムのデバッグ状況を定量的に把握することが
できなかった。したがって、新しいマイクロプログラム
を開発したときＫＦｉテストプログラムで評価しても、
どのステップが評価され、′どのステップが評価されて
いないかが分らなかった。
実行履歴を残す手段を備えてはいなかったため、マイク
ロプログラムのデバッグ状況を定量的に把握することが
できなかった。したがって、新しいマイクロプログラム
を開発したときＫＦｉテストプログラムで評価しても、
どのステップが評価され、′どのステップが評価されて
いないかが分らなかった。
（発明が解決しようとする問題点）
したがって、不十分な評価のままで使用され、使用段階
で問題となることがしばしば起ると云う欠点があった。
で問題となることがしばしば起ると云う欠点があった。
本発明の目的は、−マイクロプログラムによシ制御され
、マイクロプログラムを記憶する制御記憶の各ワード°
に対応して複数ビットのワード内情報を格納しておき、
制御記憶から読出セれたマイクロプログラム命令が実行
されると、上記マイクロプログラム命令の一部と次に実
行すべきマイクロプログラムのアドレスの一部とくよっ
て上記マイクロプログラム命令が格納されていたアドレ
スに対応する上記ワード内情報を更新することによシ上
記欠点を除去し、マイクロプログラムのデバッグ状況を
定量的に把握することができるように構成した情報処理
装置を提供することにある。
、マイクロプログラムを記憶する制御記憶の各ワード°
に対応して複数ビットのワード内情報を格納しておき、
制御記憶から読出セれたマイクロプログラム命令が実行
されると、上記マイクロプログラム命令の一部と次に実
行すべきマイクロプログラムのアドレスの一部とくよっ
て上記マイクロプログラム命令が格納されていたアドレ
スに対応する上記ワード内情報を更新することによシ上
記欠点を除去し、マイクロプログラムのデバッグ状況を
定量的に把握することができるように構成した情報処理
装置を提供することにある。
（問題点を解決するための手段）
本発明による情報処理装置は制御記憶と、記憶回路と、
更新手段とを具備して構成したものである。
更新手段とを具備して構成したものである。
制御記憶はマイクロプログラムを記憶するためのもので
あシ、記憶回路は上記制御記憶の各ワードに対応して複
数ビットの情報を格納するためのものである。
あシ、記憶回路は上記制御記憶の各ワードに対応して複
数ビットの情報を格納するためのものである。
更新手段は、制御記憶から読出されたマイクロプログラ
ム命令が実行されると、マイクロプログラム命令の一部
と次に実行すべきマイクロプログラムのアドレスの一部
とくよって、マイクロプログラム命令が格納されていた
アドレスに対応する記憶回路のワード内情報を更新する
ためのものである。
ム命令が実行されると、マイクロプログラム命令の一部
と次に実行すべきマイクロプログラムのアドレスの一部
とくよって、マイクロプログラム命令が格納されていた
アドレスに対応する記憶回路のワード内情報を更新する
ためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。第１図において、本発明による情報
処理装置は制御記憶１と、マイクロプログラム読出しレ
ジスタ２と、マイクロプログラムアドレスレジスタ３と
、マイクロプログラムアドレス生成回路４と、書込みデ
ータ生成回路５と、記憶回路６とから成立つ。
ブロック図である。第１図において、本発明による情報
処理装置は制御記憶１と、マイクロプログラム読出しレ
ジスタ２と、マイクロプログラムアドレスレジスタ３と
、マイクロプログラムアドレス生成回路４と、書込みデ
ータ生成回路５と、記憶回路６とから成立つ。
第２図は、マイクロプログラム語の実行アドレス生成に
関連するフィールドの詳細を示す説明図である。第２図
において、２１は分岐命令を表わすフィールド、２２は
次に実行すべきアドレス情報を表わすフィールドである
。２３〜２６はそれぞれフィールド２２に含まれ九マイ
クロ命令語のフィールドである。
関連するフィールドの詳細を示す説明図である。第２図
において、２１は分岐命令を表わすフィールド、２２は
次に実行すべきアドレス情報を表わすフィールドである
。２３〜２６はそれぞれフィールド２２に含まれ九マイ
クロ命令語のフィールドである。
第３図は、第１図におけるマイクロプログラムアドレス
生成回路４の詳細を示すブロック図である。第３図にお
いて、４Ｇは増分回路、４１〜４４はそれぞれ選択回路
である。
生成回路４の詳細を示すブロック図である。第３図にお
いて、４Ｇは増分回路、４１〜４４はそれぞれ選択回路
である。
第４図は、書込みイネーブル生成回路５の詳細を示す回
路図である。第４図において、５１．５２．５５〜５８
はそれぞれＡＮＤゲート、５３．５４はそれぞれインバ
ータである。
路図である。第４図において、５１．５２．５５〜５８
はそれぞれＡＮＤゲート、５３．５４はそれぞれインバ
ータである。
次に、第１図の実施例を中心に、第１図〜第４図を参照
して詳細に動作を説明する。
して詳細に動作を説明する。
マイクログログラムアドレスレジスタ３に格納されたマ
イクロプログラムアドレス情報は、信号線１００を介し
て制御記憶１にアドレスとして入力される。このアドレ
ス情報によシ指定された制御記憶１の内部のマイクロプ
ログラム語の一部が読出され、信号線１０１を介してマ
イクロプログラム読出しレジスタ２にセットされる。マ
イクロプログラム読出しレジスタ２の出力は情報処理装
置の内部の各回路（図示してない）に送出され、指定さ
れた動作を行う。一方、次に実行すべきマイクロプログ
ラムアドレスを生成するためにマイクロプログラム読出
しレジスタ２の内部の分岐命令を表わすフィールド２１
の内容と、次に実行すべきアドレス情報を表わすフィー
ルド２２の内容とがそれぞれ信号線１０２．１０３を介
してマイクロプログラムアドレス生成回路４に送出され
、現在実行中のマイクロプログラムアドレス情報が信号
線１００を介してマイクロプログラムアドレス生成回路
４へ送出される。マイクロプログラムアドレス生成回路
４において信号線１００から入力される現在のマイクロ
プログラムアドレスと、信号＃ｊ１０２．１０３から入
力される情報と情報処理装置の内部の各回路（図示して
ない）から信号［１０４を介して入力される分岐条件と
Ｋよシ次に実行すべきマイクロプログラムアドレスが決
定される。上記分岐条件は、演算結果や各種７リツプフ
ロツプの値をテストして、マイクロプログラムの流れを
変えるのに使用するものである。
イクロプログラムアドレス情報は、信号線１００を介し
て制御記憶１にアドレスとして入力される。このアドレ
ス情報によシ指定された制御記憶１の内部のマイクロプ
ログラム語の一部が読出され、信号線１０１を介してマ
イクロプログラム読出しレジスタ２にセットされる。マ
イクロプログラム読出しレジスタ２の出力は情報処理装
置の内部の各回路（図示してない）に送出され、指定さ
れた動作を行う。一方、次に実行すべきマイクロプログ
ラムアドレスを生成するためにマイクロプログラム読出
しレジスタ２の内部の分岐命令を表わすフィールド２１
の内容と、次に実行すべきアドレス情報を表わすフィー
ルド２２の内容とがそれぞれ信号線１０２．１０３を介
してマイクロプログラムアドレス生成回路４に送出され
、現在実行中のマイクロプログラムアドレス情報が信号
線１００を介してマイクロプログラムアドレス生成回路
４へ送出される。マイクロプログラムアドレス生成回路
４において信号線１００から入力される現在のマイクロ
プログラムアドレスと、信号＃ｊ１０２．１０３から入
力される情報と情報処理装置の内部の各回路（図示して
ない）から信号［１０４を介して入力される分岐条件と
Ｋよシ次に実行すべきマイクロプログラムアドレスが決
定される。上記分岐条件は、演算結果や各種７リツプフ
ロツプの値をテストして、マイクロプログラムの流れを
変えるのに使用するものである。
マイクロプログラム読出しレジスタ２の内部のフィール
ド２１．２２の詳細は第２図に示すように、本実施例で
はマイクロプログラムの流れを制御するマイクロプログ
ラム語が４７！ｉ類存在するものとして説明する。そこ
で、それぞれの次に実行すべきマイクロプログラムアド
レスは以下のようＫして求められる。第１は現在実行中
の次のアドレス（ＩＮＣ命令）であシ、信号線１００を
介して入力される現在実行中のアドレスが増分回路４０
で１だけ増分され、信号線２０４を介してアドレスの選
択回路４１に送られる。アドレス選択回路４１では、フ
ィールド２１の内容が選択信号として信号線１０２を介
して入力されているため、上記選択結果が信号線１０５
を介してマイクロプログラムアドレスレジスタ３にセッ
トされる０第２はフィールド２２の内容を次のアドレス
（ＢＲＡ命令）とするものである。マイクロプログラム
読出しレジスタ２のフィールド２１の内容がＢＲＡ命令
を示すときには、信号線１０３を介して送出されている
マイクロプログラム読出しレジスタ２のフィールド２２
の内容が選択回路４１によって選択される。第３は、以
下のように説明される。
ド２１．２２の詳細は第２図に示すように、本実施例で
はマイクロプログラムの流れを制御するマイクロプログ
ラム語が４７！ｉ類存在するものとして説明する。そこ
で、それぞれの次に実行すべきマイクロプログラムアド
レスは以下のようＫして求められる。第１は現在実行中
の次のアドレス（ＩＮＣ命令）であシ、信号線１００を
介して入力される現在実行中のアドレスが増分回路４０
で１だけ増分され、信号線２０４を介してアドレスの選
択回路４１に送られる。アドレス選択回路４１では、フ
ィールド２１の内容が選択信号として信号線１０２を介
して入力されているため、上記選択結果が信号線１０５
を介してマイクロプログラムアドレスレジスタ３にセッ
トされる０第２はフィールド２２の内容を次のアドレス
（ＢＲＡ命令）とするものである。マイクロプログラム
読出しレジスタ２のフィールド２１の内容がＢＲＡ命令
を示すときには、信号線１０３を介して送出されている
マイクロプログラム読出しレジスタ２のフィールド２２
の内容が選択回路４１によって選択される。第３は、以
下のように説明される。
マイクロプログラムアドレスの上位からマイクロ命令語
のフィールド２３〜２５０ビツト長は、信号！１００を
介して入力されるマイクロプログラムレジスタ３の内容
によって指定される。残シについては、最下位ビットを
除いて、信号線１０３を介して入力されるマイクロプロ
グラム読出しレジスタ２の内部のフィールド２６の内容
で指定されている。最下位ビットについては、信号線１
０４を介して入力される各種分岐条件のうち、信号線２
０１上の選択信号（信号線１０３の一部であって、フィ
ールド２３に対応）を選択回路４２に加えることによシ
選択された分岐条件グループを、さらに選択回路４３で
信号線２０２上の選択信号（信号線１０３の一部であっ
て、フィールド２５に対応）によシ選択して得られた分
岐条件によシ指定される。これＫより、２方向の分岐が
可能である。上記に加えて第４は、分岐条件をビット数
分だけ選択できるようにして４方向の分岐を可能ならし
めたものである。
のフィールド２３〜２５０ビツト長は、信号！１００を
介して入力されるマイクロプログラムレジスタ３の内容
によって指定される。残シについては、最下位ビットを
除いて、信号線１０３を介して入力されるマイクロプロ
グラム読出しレジスタ２の内部のフィールド２６の内容
で指定されている。最下位ビットについては、信号線１
０４を介して入力される各種分岐条件のうち、信号線２
０１上の選択信号（信号線１０３の一部であって、フィ
ールド２３に対応）を選択回路４２に加えることによシ
選択された分岐条件グループを、さらに選択回路４３で
信号線２０２上の選択信号（信号線１０３の一部であっ
て、フィールド２５に対応）によシ選択して得られた分
岐条件によシ指定される。これＫより、２方向の分岐が
可能である。上記に加えて第４は、分岐条件をビット数
分だけ選択できるようにして４方向の分岐を可能ならし
めたものである。
以上が、次に実行すべきマイクロプログラムアドレスの
生成に関する説明である。
生成に関する説明である。
上に説明したように、特定のマイクロプログラムアドレ
スから次のアドレスへの生成の仕方には４種類あるが、
特定のマイクロプログラムアドレスに着目したとき、Ｉ
ＮＣ命令とＢＲＡ命令とＫついては一意的に決定され、
ＢＲ２命令とＢＲ４命令とについては条件に応じて変化
するので一意的に決定されない。このように、マイクロ
プログラムでは従来のソフトウェアとは異なって複数方
向の分岐が可能であるため、成るステップを実行。
スから次のアドレスへの生成の仕方には４種類あるが、
特定のマイクロプログラムアドレスに着目したとき、Ｉ
ＮＣ命令とＢＲＡ命令とＫついては一意的に決定され、
ＢＲ２命令とＢＲ４命令とについては条件に応じて変化
するので一意的に決定されない。このように、マイクロ
プログラムでは従来のソフトウェアとは異なって複数方
向の分岐が可能であるため、成るステップを実行。
したか否かだけで評価することは不十分であシ、成るス
テップからどの方向に分岐したかを調べる必要がある。
テップからどの方向に分岐したかを調べる必要がある。
このために、書込みイネーブル生成回路５と、記憶回路
６とが付加しである。
６とが付加しである。
次に、書込みイネーブル生成回路５の詳細を第４図に従
って説明する。本実施例では４方向の分岐しか存在しな
いので、書込みイネーブル生成回路５の出力も４ビツト
であ〕、記憶回路６の単位エントリ嶋りのビット数も４
ビツトであるが、よシ拡張性をもたせることＫよシ、さ
らに多方向分岐のある情報処理装置に適用することが可
能であることは云うまでもない。
って説明する。本実施例では４方向の分岐しか存在しな
いので、書込みイネーブル生成回路５の出力も４ビツト
であ〕、記憶回路６の単位エントリ嶋りのビット数も４
ビツトであるが、よシ拡張性をもたせることＫよシ、さ
らに多方向分岐のある情報処理装置に適用することが可
能であることは云うまでもない。
記憶回路６は単位エントリ当シ４ビットで構成される。
本実施例では、マイクロプログラムを評価する前に公知
技術によりサービスプロセサ（ＳｖＰ）によって成るマ
イクロプログラムアドレスからの分岐の数により求めら
れたパターンを記憶回路６に格納している。当該アドレ
スのマイクロプログラム語にＩＮＣ命令、またはＢＲＡ
命令のいずれかを含むときにはパターンは１０００とし
て生成され、ＢＲ２命令を含むときにはパターンは１１
００として生成され、ＢＲ４命令を含むときにはパター
ンは１１１１として生成される。
技術によりサービスプロセサ（ＳｖＰ）によって成るマ
イクロプログラムアドレスからの分岐の数により求めら
れたパターンを記憶回路６に格納している。当該アドレ
スのマイクロプログラム語にＩＮＣ命令、またはＢＲＡ
命令のいずれかを含むときにはパターンは１０００とし
て生成され、ＢＲ２命令を含むときにはパターンは１１
００として生成され、ＢＲ４命令を含むときにはパター
ンは１１１１として生成される。
これらのパターンの生成については、詳細を省略するが
、マイクロプログラムアセンブラ用ソフトウェアプログ
ラムに僅かなプログラムを付加することによって自動的
に生成できるものである。
、マイクロプログラムアセンブラ用ソフトウェアプログ
ラムに僅かなプログラムを付加することによって自動的
に生成できるものである。
書込みイネーブル生成回路５の詳細を示す第４図におい
て、マイクロプログラムステップから成る分岐方向に分
岐するとき、対応するビットを１に設定するための信号
は信号線１０８を介して記憶回路６に出力されている。
て、マイクロプログラムステップから成る分岐方向に分
岐するとき、対応するビットを１に設定するための信号
は信号線１０８を介して記憶回路６に出力されている。
すなわち、信号線１０２を介してマイクロプログラム読
出しレジスタ２の分岐命令のフィールド２１の内容が入
力されている。そこで、マイクロプログラムアドレス生
成回路４で生成され、分岐方向を示している次に実行す
べきマイクロプログラムのアドレスの下位の２ビツトが
信号Ｎ１０７を介して入力される。
出しレジスタ２の分岐命令のフィールド２１の内容が入
力されている。そこで、マイクロプログラムアドレス生
成回路４で生成され、分岐方向を示している次に実行す
べきマイクロプログラムのアドレスの下位の２ビツトが
信号Ｎ１０７を介して入力される。
これらの入力信号により信号線１０８上の信号が生成さ
れる。この場合、各ビットが１となる条件は第５図に示
すとおシである。
れる。この場合、各ビットが１となる条件は第５図に示
すとおシである。
第１図において、記憶回路６の書込みデータはマイクロ
プログラムの評価において各ビットとも０とされ、書込
みイネーブル生成回路５の出力が１であるビットのみが
実際ＫＯとされる。すなわち、成るマイクロプログラム
ステップから成る分岐方向に分岐したとき、対応する記
憶回路６のビットがＯとされる。このようＫして、マイ
クロプログラムの評価中に実際に流れた経路に対応する
記憶回路６のビットが次々に０に設定される。マイクロ
プログラムの評価の終了後に、公知技術によって記憶回
路６の内容を掃出すことによシ、成るステップを評価／
未評価に区別できる。ここで、未評価のものについては
１のパターンが残っている。
プログラムの評価において各ビットとも０とされ、書込
みイネーブル生成回路５の出力が１であるビットのみが
実際ＫＯとされる。すなわち、成るマイクロプログラム
ステップから成る分岐方向に分岐したとき、対応する記
憶回路６のビットがＯとされる。このようＫして、マイ
クロプログラムの評価中に実際に流れた経路に対応する
記憶回路６のビットが次々に０に設定される。マイクロ
プログラムの評価の終了後に、公知技術によって記憶回
路６の内容を掃出すことによシ、成るステップを評価／
未評価に区別できる。ここで、未評価のものについては
１のパターンが残っている。
（発明の効果）
本発明には以上説明したように１マイクロプログラムの
実行状況を記憶回路に登録しておき、登録結果を観察す
ることＫより、マイクロプログラムのデバッグ状況を定
量的に知ることができると云う効果がある。
実行状況を記憶回路に登録しておき、登録結果を観察す
ることＫより、マイクロプログラムのデバッグ状況を定
量的に知ることができると云う効果がある。
【図面の簡単な説明】
第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 第２図は、第１図に示したマイクロプログラム読出しレ
ジスタの分岐に関するフィールドを詳細に説明する説明
図である。 第３図は、第１図に示したマイクロプログラムアドレス
生成回路の詳細を示すブロック図である。 第４図は、第１図に示した書込みイネーブル生成回路の
詳細を示す回路図である。 第５図は、第４図に示す各ビットがＩＫなる条件を列挙
した説明図である。 １・・・制御記憶 ２・・・マイクロプログラム読出しレジスタ３・ｌＩ−
マイクロプログラムアドレスレジスタ４・・・マイクロ
プログラムアドレス生成回路５・・・書込みイネーブル
生成回路 ６・・・記憶回路 ４０・・・増分回路 ４１〜４４・・や選択回路 ５１．５２．５５〜５Ｂ・・・ＡＮＤゲート５３．５４
・・・インバータ １００〜１０Ｂ、２０１〜２０５・・・信号線２１〜２
６・・−・フィールド
ブロック図である。 第２図は、第１図に示したマイクロプログラム読出しレ
ジスタの分岐に関するフィールドを詳細に説明する説明
図である。 第３図は、第１図に示したマイクロプログラムアドレス
生成回路の詳細を示すブロック図である。 第４図は、第１図に示した書込みイネーブル生成回路の
詳細を示す回路図である。 第５図は、第４図に示す各ビットがＩＫなる条件を列挙
した説明図である。 １・・・制御記憶 ２・・・マイクロプログラム読出しレジスタ３・ｌＩ−
マイクロプログラムアドレスレジスタ４・・・マイクロ
プログラムアドレス生成回路５・・・書込みイネーブル
生成回路 ６・・・記憶回路 ４０・・・増分回路 ４１〜４４・・や選択回路 ５１．５２．５５〜５Ｂ・・・ＡＮＤゲート５３．５４
・・・インバータ １００〜１０Ｂ、２０１〜２０５・・・信号線２１〜２
６・・−・フィールド
Claims (1)
- マイクロプログラムを記憶するための制御記憶と、前記
制御記憶の各ワードに対応して複数ビットの情報を格納
するための記憶回路と、前記制御記憶から読出されたマ
イクロプログラム命令が実行されると前記マイクロプロ
グラム命令の一部と次に実行すべきマイクロプログラム
のアドレスの一部とによつて前記マイクロプログラム命
令が格納されていたアドレスに対応する前記記憶回路の
ワード内情報を更新するための更新手段とを具備して構
成したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26394884A JPS61141039A (ja) | 1984-12-14 | 1984-12-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26394884A JPS61141039A (ja) | 1984-12-14 | 1984-12-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61141039A true JPS61141039A (ja) | 1986-06-28 |
Family
ID=17396474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26394884A Pending JPS61141039A (ja) | 1984-12-14 | 1984-12-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61141039A (ja) |
-
1984
- 1984-12-14 JP JP26394884A patent/JPS61141039A/ja active Pending
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