JPS6232548A - プログラム通過アドレストレ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータプログラムの検査評価及びデ
パックを行なうため、実行されたプログラムの通過アド
レスを記録１表示する装置に関し、特にプログラム中の
分岐命令に対応するアドレスを分岐成立、不成立のいず
れの条件で通過したのかを容易に判断することができる
ようにしたことにより、効率のよいデパックを行なうこ
とを可能としたものに関する。

〔従来の技術〕

コンピュータプログラムの検査評価を行ない、その誤ま
りを直す作業すなわちいわゆるデパックを行なう場合に
は、入力データの値等の各条件を種々に設定しながら同
一のプログラムを繰返し実行し、その通過ステップのア
ドレス情報を順次記録（トレース）することにより、未
通過ステップの存否の確認をはじめとした該プログラム
の実行状態の把握を行なうことが必要とされる。このよ
うなトレースを行なう方法のひとつとして、プログラム
の各ステップのアドレスに１対１に対応する記憶場所を
有するメモリを具えたプログラム通過軌跡記録用装置（
トレース装置）を設け、被測定装置（計算機システム等
）がアドレスを指定してプログラムを１ステツプずつ読
み出し実行する際に、その指定されたアドレスについて
のアドレス情報を順次前記プログラム通過軌跡記録用装
置に取入れ、該アドレスに対応する前記メモリの記憶場
所に通過表示の書込みを行なう、という方法が既に従来
から提案されている（特許番号１１３４３６７）。この
方法によりメモリに書込まれた通過表示を例示すると第
２図の通りであり、この例では、アドレス″’０００１
”から”０００４’及び”０００６’に通過表示＠１＃
が書込まれており、これらのステップが実行されたこと
が示されているのに対し、アドレス″’０００５”には
通過表示“１′が書込まれていす、このステップは実行
されていないことが示されている。

〔発明が解決しようとする問題点〕

ところで上述のようなトレース方法を用いた場合、分岐
命令を含むプログラムで、第３図（→に例示するように
分岐命令に対応するアドレス″″０００１“のステップ
の分岐先に夫々異なるアドレス＠０００２“、”０００
３’のステップが存在しているときには、前記メモリの
アドレス１０００２＃、′″０００３　’、に対応する
位置の通過表示を調べることにより、分岐命令を分岐成
立、不成立のいずれの条件で通過したのか（あるいは両
方とも通過したのか）を即時に判断することができる。

しかし第３図の）に例示するように、分岐命令に対応ス
るアドレス−０００１’のステップの分岐先の一方（不
成立の側）にはアドレス″’０００２”のステップが存
在するが、他方（成立の側）ではステップが存在せず、
分岐を終了して直接アドレス＠０００３”のステップに
進むようなときには、前記メモリのアドレス″０００２
”　、”０００３”に対応する位置のうち’０００３”
に対応する位置のみ通過表示が書込まれていれば分岐命
令を分岐成立の条件でのみ通過したことを確認できるが
、アドレスｗ０００２＃、″０００３“に対応する位置
の両方に通過表示が書込まれていると、分岐命令を分岐
不成立の条件でのみ通過したのか、それとも両方とも通
過したのかを判断することが不可能となる。

このため、このようなトレース方法では分岐命令を含む
プログラムの実行状態を正確に把握することができない
ことがあり、このことが効率のよいデパックの実現の妨
げになっているという問題があった。

この発明は上述の点に鑑みてなされたもので、分岐命令
を含むプログラムのデパックを効率よく行なうことがで
きるようにしたトレース装置を提供しようとするもので
ある。

〔問題点を解決するための手段〕

この発明に係るプログラム通過アドレストレース装置は
、プログラムの各アドレスに１対１に対応する記憶場所
を夫々有する少なくとも２系列の記憶手段と、実行され
たプログラムにおける隣接するステップ間のアドレス情
報の関係に基づき、各ステップにつき分岐成立又は不成
立の判定を行なう判定手段と、この判定手段における分
岐成立又は不成立の判定に応じて前記記憶手段の何れか
の系列を選択する選択手段と、選択された前記系列にお
いて、前記判定に関わるステップのアドレス情報ζこ対
応する記憶場所に所定の通過表示情報を書込む書込み手
段と、前記記憶手段の記憶内容を読み出す手段と、同一
アドレスに対応する各系列の記憶場所から読み出された
記憶内容の組合せに応じて該アドレスについての表示内
容を指定する指定手段と、前記指定手段による指定に基
づき、プログラムの各アドレスについて通過状態を示す
所定の表示を行う表示手段を具えたことを特徴とする。

〔作用〕

トレース装置にアドレス情報が与えられると、分岐成立
又は不成立の判定に応じて記憶手段の夫々異なる系列が
選択され、選択された系列内の対応する記憶場所に通過
表示情報が書き込まれる。

これにより、アドレスを分岐成立の条件で通過した場合
と分岐不成立の条件で通過した場合とでは夫々異なる系
列の対応する記憶場所に通過表示情報が記憶される。従
つて、同一アドレスに対応する各系列内の記憶場所の記
憶内容（通過表示情報の有無）の組合せによって該アド
レスの通過状況（通過したか否か）及び分岐状況（分岐
成立の条件のみで通過したか、分岐不成立の条件のみで
通過したか、あるいは両方とも通過したか）が判明する
ので、この組合せに応じた表示内容の指定に基づき通過
表示を行なうことにより、該アドレスの通過状況のみな
らず分岐状況をも容易に判断することができるようにな
る。

〔実施例〕

以下、添付図面を参照しながらこの発明の一実施例を詳
細に説明しよう。

第１図は、この発明に係るプログラム通過アドレストレ
ース装置の一実施例を示す図であり、トレース装置１は
、インターフェース１９を介して被測定装置１６（計算
機システム等）と接続されている。被測定装置１６には
マイクロコンピュータ１７及びメモリ１８が含まれてお
り、メモリ１８にはマイクロコンピュータ１７が実行す
るプログラムを記録するプログラム領域及びｌ１０（入
出力データ）領域が含まれている。マイクロコンピュー
タ１７がアクセスするメモリ１８内の各アドレスのアド
レス情報（すなわちアクセスされた各アドレス（実行ア
ドレス）の絶対アドレスを示す実行アドレス信号ａ）と
ファンクション情報（すなわち各実行アドレスがプログ
ラム領域とＩ１０領域のうちいずれの領域に属するもの
であるかを区別し、更にＩ１０領域に属するものである
ときは上位データ及び下位データのいずれに対応するも
のであるのかを区別するファンクション信号ｂ）が、イ
ンターフェース１９を介してトレース装置１に与えられ
る。

この発明によれば、トレース装置１には分岐命令判定回
路２が設けられており、分岐命令判定回路２は、トレー
ス装置１に与えられる前記アドレス情報すなわち実行ア
ドレス信号ａを、ゲート回路２０を介して入力する。ゲ
ート回路２０の制御入力にはデコーダ５の出力ラインＬ
１が接続されている。ファンクション信号すが、実行ア
ドレスがプログラム領域に属することを示す内容のとき
、出力ラインＬ１に信号″″１′が生じ、このときゲー
ト回路２０が開かれ、前記ファンクション信号すに対応
するプログラム領域の実行アドレス信号ａが分岐命令判
定回路２に入力される。これにより、判定回路２にはプ
ログラム領域の実行アドレス信号ａのみが入力される。

判定回路２は、隣接して入力したプログラム領域の実行
アドレス信号ａのアドレスジャンプの有無に基づいて分
岐命令に対応する実行アドレスについて分岐成立の有無
を判定するものであり、第４図に示すようにレジスタ２
１及び２２、加算器２６、比較器２４を含んでいる。判
定回路２に入力された実行アドレス信号ａは、レジスタ
２１に与えられ、クロックパルスφのタイミングでレジ
スタ２１に取込まれる。レジスタ２１の出方は、比較器
２４に与えられるとともに、レジスタ２２に与えられ、
同じクロックパルスφのタイミングでレジスタ２２に取
込まれる。レジスタ２２の出力は、加算器２６を経て比
較器２４に与えられる。

加算器２６は、入力したアドレス信号の値に数値「１」
を加算するものである。比較器２４は、入力した２つの
アドレス信号の値を比較し、両者が一致しているか否か
の比較結果を示す信号を出力するものである。

デコーダ５の出力ラインＬ１の条件と処理クロックであ
る実行アドレス信号ａ１がレジスタ２１に取込まれると
、次の出力ラインＬ１の条件と処理クロックでは信号ａ
１はレジスタ２２に取込まれるとともに加算器２３でそ
の値に「１」を加算されて比較器２４に与えられ、レジ
スタ２１には次の実行アドレス信号ａ２が取込まれ、比
較器２４に与えられる。このとき比較器２４は、入力し
た２つの信号（信号ａ１の値に「１」を加算したものと
信号ａ２）の値を比較し、アドレスジャンプの存在によ
り両者が一致していなければ（例えばａｌ＝“０００１
”、ａ２＝″０００３”）その旨の比較結果信号を出力
し、アドレスが連続しており両者が一致していれば（例
えばａ１＝”０００１’　、ａ２＝”０００２“）その
旨の比較結果信号を出力する。以下、隣接して入力され
るプログラム領域の実行アドレス信号ａについて、上記
のような比較処理が同様に繰返されていく。

尚、レジスタ２１．２２に取込まれる条件は、デコーダ
５の出力ラインＬ１と処理クロックの条件がそろったと
きにのみ更新される。

比較器２４から出力された比較結果信号のうち、入力し
た２つの信号が一致していない旨の比較結果信号（これ
を”１″とする）は、分岐成立信号として判定回路２か
らセレクタ６の被選択入力Ａに与えられる。また入力し
た２つの信号が一致している旨の比較結果信号（これを
“０″とする）は、判定回路２からインバータ４を介し
、分岐不成立信号としてセレクタ６の被選択入力Ａ′に
与えられる。

他方、トレース装置１に与えられた前記アドレス情報の
うちファンクション信号すは、デコーダ５に入力される
。デコーダ５は、入力したファンクション信号すをデコ
ードし、その内容に応じて出力ラインのいずれかに信号
を生ずる。すなわち信号すが、実行アドレスがプログラ
ム領域に属することを示すものであるときは、セレクタ
６の選択入力Ｓ及びゲート回路２０の制御入力に接続さ
れた出力ラインＬ１に信号°１″を生ずる。また信号す
が、実行アドレスがＩ１０領域の上位のデータに対応す
ることを示すものであるときは、セレクタ６の被選択入
力Ｂに接続された出力ラインＬ２に信号“１″（上位デ
ータ信号）を生じ、実行アドレスがＩ１０領域の下位の
データに対応することを示すものであるときは、セレク
タ乙の被選択入力Ｂ′に接続された出力ラインＬ６に信
号”１″（下位データ信号）を生ずる。

セレクタ６は、選択人力Ｓに信号′１＃が与えられたと
き、被選択人力Ａ　、　Ａ’に入力された信号を選択し
て出力し、選択人力Ｓに信号″′１＃が与えられなかっ
たとき、被選択入力Ｂ、Ｂ／に入力された信号を選択し
て出力するものである。すなわち、デコーダ５が選択人
力Ｓに接続された出力ラインＬ１に信号′１′を生じた
場合（つまり前記ファンクション名号すが、実行アドレ
スがプログラム領域に属することを示すものである場合
）であって、判定回路２から分岐成立信号が被選択入力
Ａに与えられたとき、セレクタ６はこの分岐成立信号を
選択して出力する。上記場合であって、判定回路２から
分岐不成立信号が被選択入力Ａ′に与えられたとき、セ
レクタ６はこの分岐不成立信号を選択して出力する。ま
た、デコーダ５が被選択人力Ｂに接続された出力ライン
Ｌ２に信号“１″（上位データ信号）を生じた場合（信
号すが、実行アドレスがＩ１０領域の上位データに対応
することを示す場合）、セレクタ６は被選択人力Ｂに与
えられたこの上位データ信号を選択して出力する。デコ
ーダ５が被選択入力Ｂ′に接続された出力ラインＬ３に
信号“１＃（下位データ信号）を生じた場合（信号すが
、実行アドレスがＩ１０領域の下位データに対応するこ
とを示す場合）、セレクタ３は被選択入力Ｂ′に与えら
れたこの下位データ信号を選択して出力する。

セレクタ６から選択して出力された信号のうち、被選択
人力Ａに与えられた分岐成立信号と被選択人力Ｂに与え
られた上位データ信号は、アンド回路６を介してゲート
回路８の制御入力に与えられ、被選択入力Ａ′に与えら
れた分岐不成立信号と被選択入力Ｂ′に与えられた下位
データ信号は、アンド回路７を介してゲート回路９の制
御入力に与えられる。

アンド回路６及び７には、セレクタ３から出力される前
記信号の他に、ライトタイミング信号及びトレース信号
が夫々与えられる。ライトタイミング信号は、マイクロ
コンピュータ１７がアクセスしたアドレスの通過表示を
トレース装置２内のメモリに書込む際のタイミングを制
御するものである。トレース信号は、条件設定回路１０
から出力されるトレース範囲指定信号Ｃ及びスタートス
トップ信号ｄについて、アンド回路１１で論理積をとっ
たものである。条件設定回路１０は、メモリ１８内の全
てのアドレスのうちトレースを行なうべきアドレス範囲
についての情報を予め保持しており、実行アドレス信号
ａを入力して各信号ａがこのアドレス範囲に属するもの
であるか否かを判断し、アドレス範囲に属していれば前
記トレース範囲指定信号Ｃとして“１″を出力する。ま
た条件設定回路１０は、具体的な状況に応じてメモリ１
８内の特定の範囲をトレース範囲として設定することが
可能であり、入力した信号ａがこの設定されたトレース
範囲に属していれば前記スタートストップ信号ｄとして
′１＃を出力する。従って、入力した実行アドレス信号
ａが前記アドレス範囲及びトレース範囲の両範囲に含ま
れるものであるとき、アンド回路１１の条件が成立し、
アンド回路６及び７に信号″１″（トレース信号）が与
えられる。

セレクタ６が前記分岐成立信号又は上位データ信号を選
択して出力した場合であって、このライトタイミング信
号及びトレース信号がアンド回路乙に与えられたとき、
ゲート回路８が開かれる。

またセレクタ３が前記分岐不成立信号又は下位データ信
号を選択して出力した場合であって、ライトタイミング
信号及びトレース信号がアンド回路７に与えられたとき
、ゲート回路９が開かれる。

ゲート回路８及び９には、メモリチップセレクト回路１
４からメモリチップセレクト信号ａｘが与えられる。メ
モリチップセレクト回路１４は、被測定装置１６から与
えられる実行アドレス信号ａを入力し、各実行アドレス
に対応するメモリチップを、通過表示を書込むべきトレ
ース装置２内のメモリから選択するものであり、メモリ
チップセレクト信号ａｘはその選択内容を示す信号であ
る。

この発明によれは、プログラム領域及びＩ１０領域の各
アドレスに１対１に対応する記憶場所を有し、その通過
表示を書込むためのメモリとして、２つのトレースメモ
リ１２及び１６がトレース装置２内に設けられている。

メモリチップセレクト回路１４から出力される前記メモ
リチップセレクト信号ａｘは、ゲート回路８を介してト
レースメモリ１２に与えられるとともに、ゲート回路９
を介してトレースメモリ１６に与えられる。

またメモリ１２及び１６には、メモリアドレス回路１５
からメモリアドレス信号ａ、が与えられる。メモリアド
レス回路１５は、実行アドレス信号ａを入力し、各実行
アドレスに対応するメモリ１２及び１６内のメモリチッ
プ上のアドレスを指定するものであり、メモリアドレス
信号ａ、はその指定内容を示す信号である。

メモリ１２．１３では、このメモリチップセレクト信号
ａｘとメモリアドレス信号ａ、との組合せによって特定
される１つのアドレスに（つまり特定の１つの実行アド
レスに対応する１ビツトの記憶場所に）通過表示情報（
つまり１ビツト分の信号＠１″）の書込みが行なわれる
。

これにより、ファンクション信号すが、実行アドレスが
プログラム領域に属することを示すものであり、判定回
路２が実行アドレスのアドレスジヤングの存在に基づい
て分岐成立信号をセレクタ６に与えた場合か、或るいは
信号すが、実行アドレスがＩ１０領域の上位データに対
応することを示すものである場合であって、前記ライト
タイミング信号及びトレース信号がアンド回路６，７に
与えられたとき、その実行アドレスに対応するメモリ１
２内の記憶場所がメモリチップセレクト信号ａｘ及びメ
モリアドレス信号ａ、の組合せにより特定され、該記憶
場所に通過表示情報（信号“１ｎ）の書込みが行なわれ
る。また信号すが、実行アドレスがプログラム領域に属
することを示すものであり、実行アドレスが連続してい
ることに基づき判定回路２が分岐不成立信号をセレクタ
乙に与えた場合か、或るいは信号すが、実行アドレスが
■１０領域の下位データに対応することを示すものであ
る場合であって、ライトタイミング信号及びトレース信
号がアンド回路６，７に与えられたとき、その実行アド
レスに対応するメモリ１６の記憶場所に上記と同様にし
て通過表示情報（（Ｎ”ｌ”　）の書込みが行なわれる
。

プログラム領域のアドレスに対応するメモリ１２．１３
内の記憶場所の記憶内容は、同一アドレスに対応するも
の同士がトレース装置１内のマイクロコンピュータ２５
により並行して順次読み出されて、表示指定回路２６に
与えられる。表示指定回路２６は、同一アドレスに対応
するメモリ１２゜１６内の記憶場所における通過表示情
報“１″の有無の組合せに基づき、プログラム実行の際
の該アドレスの通過状況及び分岐状況の判別を行なう。

表示指定回路２６の構成を例示すると第５図の通りであ
る。ノア回路２７には、メモ１Ｊ１２，１６の記憶内容
が与えられる。アンド回路２８には、メモリ１２の記憶
内容がインバータ６１により反転されて与えられるとと
もにメモリ１３の記憶内容が与えられる。アンド回路２
９には、メモ１月２の記憶内容が与えられるとともにメ
モリ１３の記憶内容がインバータ６２により反転されて
与えられる。アンド回路３０には、メモＩＪ　１２　、
１３の記憶内容が与えられる。従って、プログラム領域
の或るアドレスに対応するメモＩＪ　１２　、１３内の
記憶場所に共に通過表示情報“１″が記憶されていない
場合（すなわち該アドレスが未通過である場合）には、
表示指定回路２６ではノア回路２７の条件のみが成立し
、出力ラインＬ４にのみ信号“１“が生じる。メモリ１
２内の前記記憶場所に通過表示情報“１″が記憶されて
いすメモリ１６内の前記記憶場所に通過表示情報“１＃
が記憶されている場合（すなわち前記アドレスを分岐不
成立の条件のみで通過した場合（該アドレスが分岐命令
に対応しないアドレスであった場合を含む））には、ア
ンド回路２８の条件のみが成立し、出力ラインＬ５にの
み信号１１”が生じる。メモリ１２内の前記記憶場所に
通過表示情報”１″が記憶されておりメモリ１６内の前
記記憶場所に通過表示情報″″１″が記憶されていない
場合（すなわち前記アドレスを分岐成立の条件のみで通
過した場合）には、アンド回路２９の条件のみが成立し
、出力ラインＬ６にのみ信号″′１′が生じる。メモリ
１２゜１６内の前記記憶場所に共に通過表示情報“１″
が記憶されている場合（すなわち前記アドレスを分岐成
立、不成立の両方の条件で通過した場合）には、アンド
回路６０の条件のみが成立し、出力ラインＬ７にのみ信
号”１″が生じる。

この表示指定回路２６の各出力ラインＬ４〜Ｌ７は、表
示装置６６（例えばＣＲＴディスプレイ）の制御人力Ｃ
１〜Ｃ４に夫々接続されている。

表示装置３６は、制御人力Ｃ１〜Ｃ４のうちのいずれに
信号＠ＩＪ′が与えられたかに応じて夫々異なる内容の
表示を用いながら、マイクロコンピュータ２５の制御の
下で、プログラムの各アドレスについて順次通過表示を
行なうものである。これにより、実行されたプログラム
の各アドレスに関し、通過状況及び分岐状況に応じて夫
々異なる表示内容が表示指定回路２６により指定され、
指定された内容による通過表示が表示袋＃、６３によっ
て行なわれる。

尚、Ｉ１０領域の各アドレスについてのメモリ１２．１
３内の対応する記憶場所の記憶内容も順次読メモＩＪ　
１２　、１３から読み出されて表示されるが、その表示
は周知の方式を用いて行なわれるものであり、ここでは
その説明は行なわない。

次に、このトレース装置１によるアドレスの通過表示の
一例を第６図乃至第８図を参照して説明する。第６図は
、被測定装置１６内のメモリ１８に記憶されたプログラ
ムの一部分を略示するフローチャートである。パス品及
びパスβは、マイクロコンピュータ１７により夫々異な
る条件の下で該プログラムを２度実行した際の実行の経
路を示している。ここでパス薗では、アドレス″００”
のステップを通過した後、アドレス″０１″のステップ
を分岐成立の条件で通過してアドレス“０５″にジャン
プし、該アドレス″′０５＃のステップを通過している
。従ってこの実行では、アドレスパ０１”についての分
岐成立並びにアドレス６００″、　”　０５″ζこつい
ての分岐不成立が判定回路２により判定され、これに基
づきアドレス″′Ｏ１″に対応するメモリ１２内の記憶
場所並びにアドレス”００″、０５″に対応するメモリ
１６内の記憶場所に通過表示情報”１＃の書込みが行な
われる。次にパスβでは、アドレス”ｏｏ”のステップ
を通過し、アドレス″０１”のステップを分岐不成立の
条件で通過し、アドレス”０２”のステップを通過した
後、アドレス”０３＃のステップを分岐成立の条件で通
過してアドレス“０５″にジャンプし、該アドレス“０
５″のステップを通過している。従ってこの実行では、
アドレス″０３”についての分岐成立並びにアドレス“
００＃〜″′０２＃、″０５″についての分岐不成立が
判定回路２により判定され、これに基づきアドレス″０
３″に対応するメモリ１２内の記憶場所並びにアドレス
″’ｏｏ”〜″０２”、”０５’に対応するメモリ１３
内の記憶場所に通過表示情報“１＃が重ね書きされる。

従って、この２度の実行により、アドレス″′００”〜
″０５”に対応するメモＩＪ　１２　、１３内の記憶場
所には夫々第７図のように通過表示情報”１＃が記憶さ
れることになる。

このアドレス１００１〜″’０５”に対応するメモリ１
２．１３内の記憶場所のうちまずアドレス“００″に対
応する記憶場所の記憶内容がマイクロコンピュータ２５
により読み出されて表示指定回路２６に与えられると、
該アドレス“００”についてはメモリ１６内の記憶場所
にのみ通過表示情報“１＃が記憶されている（すなわち
アドレス“００″を分岐不成立の条件のみで通過してい
る）ので（第７図）、指定回路２６では出力ラインＬ５
に信号“１＃を生じる。従って、このとき表示装置６６
の制御入力Ｃ１〜Ｃ４のうちＣ２に信号”１″が与えら
れ、表示装置６６ではこれに応じた内容の表示（例えば
「１」）を用いてアドレス″００”についての通過表示
を行なう。次に、アドレス’０１’に対応するメモリ１
２．１３内の記憶場所の記憶内容が読み出されて指定回
路２６に与えられると、これらの記憶場所には共に通過
表示情報“１＃が記憶されている（すなわちアドレス”
０１”を分岐成立、不成立の両方の条件で通過している
）ので（第７図）、指定回路２６では出力ラインＬ７に
信号゛１”を生じる。従ってこのとき表示装ｆ！３３の
制御入、力Ｃ４に信号“１″が与えられ、表示装置３６
ではこれに応じた内容の表示（例えば「＊」）を用いて
、アドレス“０１″についての通過表示を行なう。以下
同様にして、残りの各アドレスｗ″０２＃〜１０５＃に
関し、対応するメモＩ７１２　、１３内の記憶場所の記
憶内容が順次指定回路２６に与えられ、該指定回路２６
の指定に応じた内容の表示を用いた通過表示を表示装置
６６が行なう。（例えば、制御入力Ｃ１に信号“１″が
与えられた場合（すなわち、そのアドレスが未通過であ
るためメモリ１２．１３内の対応する記憶場所にともに
通過表示情報“１″が記憶されていない場合）こは「・
」の表示を用い、制御入力Ｃ３に信号“１″が与えられ
た場合（すなわち、そのアドレスを分岐成立の条件のみ
で通過したためメモリ１２内の対応する記憶場所にのみ
通過表示情報＠１＃が記憶されている場合には、「〉」
の表示を用いる。） このようにして行なわれたアドレス“００″〜゛０５”
についての通過表示を示すと、第８図の通りである。こ
の通過表示によれば、２度繰返して実行された第６図の
プログラムの各アドレス′″００″〜”０５１について
、未通過であったのか、分岐不成立の条件のみで通過し
たのか、分岐成立の条件のみで通過したのか、両方とも
通過したのかを、各表示「・Ｊ、ｒｌＪ、ｒ＞Ｊ、ｒ＊
Ｊにより一見して正確に判断することができる。

このように、このトレース装置１によれば、実行された
プログラムの各アドレスについての通過状況及び分岐状
況を表示装置３６０通過表示の内容に基づいて容易、迅
速且つ正確に判断することができるようになる。

また、付帯機能として、プログラムの実行過程でアクセ
スされたメモリ１８内のＩ１０領域の各アドレスが上位
データ又は下位データのいずれに対応するものであるか
についての判断をも、メモＩ７１２　、１３内の対応す
る記憶場所における通過表示情報１１＃の有無を表示す
ることにより、容易に行なうことができるようになる。

尚、この実施例では表示指定回路２６を第５図に示すよ
うな論理回路により構成しているが、他の適宜の回路若
しくはマイクロコンピュータ２．５゜内のプログラムに
より構成するようにしてもよい。

また、この実施例では、プログラムの各アドレスに１対
１に対応する記憶場所を有するメモリとして、分岐成立
、不成立の各場合に対応して２系統のトレースメモリ１
２及び１６が設けられているが、分岐成立の場合にその
分岐の態様の差異等に応じて夫々異なるメモリに通過表
示情報の書込みを行なうことができるようｌこするため
に、前記記憶場所を有するメモリを全体として３系統以
上設けるようにしたものであってもよい。その場合には
、表示指定回路２６においても前記分岐の態様の差異等
に応じて異なる表示内容を指定するようにし、これによ
って該態様の差異等に応じた異なる通過表示を表示装置
ｔ６６が行なえるようにするものとする。

なお、表示装置６６は、ＣＲＴディスプレイ、プリンタ
、光学的ディスプレイパネルなどどのような表示手段を
用いてもよい。

〔発明の効果〕

以上の通り、この発明に係るプログラム通過アドレスト
レース装置によれば、実行されたプログラムの各アドレ
スについて、通過したか否かだけでなく、分岐成立の条
件のみで通過したのか、分岐不成立の条件のみで通過し
たのか、あるいは両方とも通過したのかを、表示手段の
通過表示の内容に基づいて容易、迅速且つ正確に判断す
ることができる。従って、操作者の負担を軽減し、分岐
命令を含むプログラムのデパックを効率的且つ正確に行
なうことかできるという優れた効果を奏するＯ

【図面の簡単な説明】 第１図はこの発明に係るプログラム通過アドレストレー
ス装置の一実施例を示すブロック図、第２図は従来のト
レース方法によりメモリに書込まれた各アドレスの通過
表示情報の一例を示す図、第３図（ａ）及び（ｂ）は被
測定装置が実行するプログラム中の分岐箇所のフローの
典型例を示す図、第４図は第１図の実施例における分岐
命令判定回路の詳細例を示すブロック図、第５図は同実
施例における表示指定回路の詳細例を示すブロック図、
第６図は同実施例が適用される被測定装置において実行
されるプログラムの一例を部分的に略示するフローチャ
ート、第７図は第６図のプログラムの実行により同実施
例のトレース装置内の各トレースメモリに書き込まれた
通過表示情報を示す図、第８図は同実施例の表示装置に
より第６図のプログラムの各アドレスについて行なわれ
た通過表示の一例を示す図である。 １・・・トレース装置、２・・・分岐命令判定回路、６
・・・セレクタ、４・・・インバータ、５・・・デコー
ダ、６゜７．１１・・・アンド回路、８，９．２０・・
・ゲート回路、１０・・・条件設定回路、１２．１３・
・・トレースメモリ、１４・・・メモリチップセレクト
回路、１５・・・メモリアドレス回路、１６・・・被測
定装置、１７・・・マイクロコンピュータ、１８・・・
メモリ、１９・・・インターフェース、２１，２２・・
・レジスタ、２６・・・加算器、２４・・・比較器、２
５・・・マイクロコンピュータ、２６・・・表示指定回
路、２７・・・ノア回路、２８〜６０・・・アンド回路
、３１．３２・・・インバータ、６６・・・表示装置。 出願人　　日立電子エンジニアリング株式会社代理人　
　　　　飯　　塚　　義　　化第２図 （ａ）　　　　　　　　　　　　　　　　　　（ｂ）第
３図 パス代　　　　ｌｚ入β 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 １、実行中のコンピュータプログラムのアドレス情報を
   逐次受入し、該プログラムの通過アドレスを記録するた
   めのプログラム通過アドレストレース装置であって、 プログラムの各アドレスに１対１に対応する記憶場所を
   夫々有する少なくとも２系列の記憶手段と、 実行されたプログラムにおける隣接するステップ間のア
   ドレス情報の関係に基づき、各ステップにつき分岐成立
   又は不成立の判定を行なう判定手段と、 この判定手段における分岐成立又は不成立の判定に応じ
   て前記記憶手段の何れかの系列を選択する選択手段と、 選択された前記系列において、前記判定に関わるステッ
   プのアドレス情報に対応する記憶場所に所定の通過表示
   情報を書込む書込み手段と、前記記憶手段の記憶内容を
   読み出す手段と、同一アドレスに対応する各系列の記憶
   場所から読み出された記憶内容の組合せに応じて該アド
   レスについての表示内容を指定する指定手段と、前記指
   定手段による指定に基づき、プログラムの各アドレスに
   ついて通過状態を示す所定の表示を行う表示手段を を具えたことを特徴とするプログラム通過アドレストレ
   ース装置。 ２、前記指定手段は、分岐成立時に書込みの行なわれる
   系列内の、プログラムの或るアドレスに対応する記憶場
   所における通過表示情報の有無、並びに分岐不成立時に
   書込みの行なわれる系列内の該アドレスに対応する記憶
   場所における通過表示情報の有無、の組合せに応じて４
   通りの異なる表示内容を指定するものである特許請求の
   範囲第１項記載のプログラム通過アドレストレース装置
   。