JPS62145438A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62145438A JPS62145438A JP60288738A JP28873885A JPS62145438A JP S62145438 A JPS62145438 A JP S62145438A JP 60288738 A JP60288738 A JP 60288738A JP 28873885 A JP28873885 A JP 28873885A JP S62145438 A JPS62145438 A JP S62145438A
- Authority
- JP
- Japan
- Prior art keywords
- address
- microcomputer
- program
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンビ為−夕に関し、特に半導体基板
上に構成されたワンチップマイクロコンピュータの製造
時の欠陥を効率良く検出出来る様あらかじめ検出回路を
備えたマイクロコンビ１−タに関する。
上に構成されたワンチップマイクロコンピュータの製造
時の欠陥を効率良く検出出来る様あらかじめ検出回路を
備えたマイクロコンビ１−タに関する。
従来マイクロコ／ピ為−夕の動作をテストする為に行わ
れていたテスト手法はそのマイクロコンビ為−夕が機能
する命令動作を遂−実行し、実行結果ヲマイクロコンビ
晶−夕の端子に出力し期待された結果であるかどうかを
判定していた。また一連の命令を格納するプログラムメ
モリをも備えたマイクロコンピュータに８いては期待通
りの機械詰がプログラムメモリに書き込まれているか否
かを、その命令を実行するのではなく単にプログラムメ
モリの内容を各アドレス毎ｆこ外部端子に出力し期待値
と比較する手法もとられている。
れていたテスト手法はそのマイクロコンビ為−夕が機能
する命令動作を遂−実行し、実行結果ヲマイクロコンビ
晶−夕の端子に出力し期待された結果であるかどうかを
判定していた。また一連の命令を格納するプログラムメ
モリをも備えたマイクロコンピュータに８いては期待通
りの機械詰がプログラムメモリに書き込まれているか否
かを、その命令を実行するのではなく単にプログラムメ
モリの内容を各アドレス毎ｆこ外部端子に出力し期待値
と比較する手法もとられている。
しかしながら最近の半導体製造技術の進歩はめざましく
、一つの半導体チップ上の数十万トランジスタを搭載し
た超Ｉ８Ｉが製造されつつある。
、一つの半導体チップ上の数十万トランジスタを搭載し
た超Ｉ８Ｉが製造されつつある。
この様な超ＬＳＩ技術を用いて製造されるマイクロコン
ピュータは一昔前の大型汎用コンビエータにも匹敵する
程度のデータ処理、制御機能を備えてＸつ前述のテスト
手法を用いてこの様なマイクロコンビ為−夕をテストし
ようとすれば実行すべき命令の種類、及び処理すべきデ
ータ量が非常に多くこの事からテストのための千領が長
大になってしまう。
ピュータは一昔前の大型汎用コンビエータにも匹敵する
程度のデータ処理、制御機能を備えてＸつ前述のテスト
手法を用いてこの様なマイクロコンビ為−夕をテストし
ようとすれば実行すべき命令の種類、及び処理すべきデ
ータ量が非常に多くこの事からテストのための千領が長
大になってしまう。
さらにマイクロコンピュータの動作不良の噴出という観
点から言えば命令動作を正常に実行している事を判定し
ただけでは不十分で、ある命令の実行時に本来性われて
はならない動作が行なわれない事を確認しな汁れば不良
検出率を向上させる事はできない３．このためさらにテ
スト手順が複雑になりテストパターン開発の為の時間は
膨大なものとなってしまう。
点から言えば命令動作を正常に実行している事を判定し
ただけでは不十分で、ある命令の実行時に本来性われて
はならない動作が行なわれない事を確認しな汁れば不良
検出率を向上させる事はできない３．このためさらにテ
スト手順が複雑になりテストパターン開発の為の時間は
膨大なものとなってしまう。
また、マイクロコンピュータをテストする上に８けるも
う一つの問題点はマイクロコンピュータの端子数に制限
がありマイクロコンピュータ内部の論理状態を判定する
には全く不十分であるという点である。
う一つの問題点はマイクロコンピュータの端子数に制限
がありマイクロコンピュータ内部の論理状態を判定する
には全く不十分であるという点である。
従来この問題の対策として多数の内部論理ゲート信号を
時分割制御を行って端子に出力したり多数の論理ゲート
暑号を少数の信号に圧縮する制御を行って端子に出力す
る方法がとられていたが、これら手法ではテストのため
の内部ノー−ドウエアが増加してしまう欠点がある。
時分割制御を行って端子に出力したり多数の論理ゲート
暑号を少数の信号に圧縮する制御を行って端子に出力す
る方法がとられていたが、これら手法ではテストのため
の内部ノー−ドウエアが増加してしまう欠点がある。
本発明はこれらの点に鑑みてなされたものであり本発明
の目的とするところはａｍなテスト手順でマイク日コン
ビ為−タ内部の複雑な制御信号の動作の判定を行えるマ
イクロコンピュータを提供 ・する事にある。
の目的とするところはａｍなテスト手順でマイク日コン
ビ為−タ内部の複雑な制御信号の動作の判定を行えるマ
イクロコンピュータを提供 ・する事にある。
また本発明の他の目的ば外部端子数を増す事なく多数の
内部信号を端子に導出しテスト可能ならしめるマイクロ
コンピュータを提供する事にある。
内部信号を端子に導出しテスト可能ならしめるマイクロ
コンピュータを提供する事にある。
本発明のマイクロコンピュータは命令の機械詰が格納さ
れるプログラムメモリの番地を指定するプログラムアド
レスポインタとプログラムメモリから読み出された機械
詰Ｊこ基いて命令を実行するための制御手順及び制御信
号情報が格納されるマイクロプログラムメそすと、マイ
クロプログラムメモリーの番地を指定するシーケンスポ
インタと特定信号に基いてプログラムアドレスポインタ
の出力をシーケンスポインタに導入する手段、及びマイ
クロプログラムメモリの出力をマイクロコンピュータの
端子に導出する手段を有している。
れるプログラムメモリの番地を指定するプログラムアド
レスポインタとプログラムメモリから読み出された機械
詰Ｊこ基いて命令を実行するための制御手順及び制御信
号情報が格納されるマイクロプログラムメそすと、マイ
クロプログラムメモリーの番地を指定するシーケンスポ
インタと特定信号に基いてプログラムアドレスポインタ
の出力をシーケンスポインタに導入する手段、及びマイ
クロプログラムメモリの出力をマイクロコンピュータの
端子に導出する手段を有している。
次に本発明の実施例を図を参照しながら説明する。
第１図は本発明によるマイクロコンピュータの構成を示
すブロック図であり、各機能ブロック間の信号の流れを
示している。
すブロック図であり、各機能ブロック間の信号の流れを
示している。
第１図に８いて１０は命令の機械詰が格納されているプ
ログラムメモリで通常マスクプワグラマブルなリードオ
ンリーメモリで構成される。１１はプログラムメモリ１
０の特定アドレスを指示するプログラムアドレスポイン
タである。２０は命令実行の制御手順や制御信号情報か
らなるマイクロプログラムを格納するマイクロプログラ
ムメモリで２１は４イクロプログラムの流れを指定する
シーケンスポインタである。３０はマイクロプログラム
メモリ２１から出力される信号を受けて各種制御信号を
発生する制御部である。５０は各種記憶装置のアドレス
データを転送するためのアドレスバス、５１は処理デー
タの転送に用いられるデータバスである。本実施例では
アドレスバス５０は１６ビツト幅、データバス５１は８
ビット幅で構成されている。６０はプログラムメモリよ
り出力される命令の機械詰をデータバス５１（−介して
入力するインストラクシ曹ンレジスタである。
ログラムメモリで通常マスクプワグラマブルなリードオ
ンリーメモリで構成される。１１はプログラムメモリ１
０の特定アドレスを指示するプログラムアドレスポイン
タである。２０は命令実行の制御手順や制御信号情報か
らなるマイクロプログラムを格納するマイクロプログラ
ムメモリで２１は４イクロプログラムの流れを指定する
シーケンスポインタである。３０はマイクロプログラム
メモリ２１から出力される信号を受けて各種制御信号を
発生する制御部である。５０は各種記憶装置のアドレス
データを転送するためのアドレスバス、５１は処理デー
タの転送に用いられるデータバスである。本実施例では
アドレスバス５０は１６ビツト幅、データバス５１は８
ビット幅で構成されている。６０はプログラムメモリよ
り出力される命令の機械詰をデータバス５１（−介して
入力するインストラクシ曹ンレジスタである。
４１．４２はアドレスバス５０、データバス５１の内容
をマイクロコンピュータ外部へ送出または外部情報を内
部パス５１へ入力するための入出力ポートである。本実
施例では４１はアドレスバス５０の上位ビットを出力す
る動作のみを行うため出力ボートであり、４２はデータ
バスと外部データ信号との送・受を行う動作とアドレス
バス５０の下位ビットを出力する動作を時分割で行う様
構成された入出力ボートであるこの構成は一般にマルチ
プレクスドパスポートと呼ばれているものである。
をマイクロコンピュータ外部へ送出または外部情報を内
部パス５１へ入力するための入出力ポートである。本実
施例では４１はアドレスバス５０の上位ビットを出力す
る動作のみを行うため出力ボートであり、４２はデータ
バスと外部データ信号との送・受を行う動作とアドレス
バス５０の下位ビットを出力する動作を時分割で行う様
構成された入出力ボートであるこの構成は一般にマルチ
プレクスドパスポートと呼ばれているものである。
マイクロコンピュータの構成としてはこの他に論理算術
演算部、データの一時格納のためのレジスタファイル部
があるが図示していない。
演算部、データの一時格納のためのレジスタファイル部
があるが図示していない。
次にシーケンスポインタ２１及びマイクロプログラムメ
モリ２０を詳細に図示した第２図をも参照して本実施例
の動作を説明する。
モリ２０を詳細に図示した第２図をも参照して本実施例
の動作を説明する。
第２図に８いて第１図と同じ機能ブロックには第１図と
同じ番号を付しである。本実施例の通常動作はプログラ
ムアドレスポインタ１１によってプログラムメモリ１０
内の特定命令がアクセスされ命令の機械詰が読み出され
る。この機械詰に従って命令実行制御が行なわれるので
あるがまず制御シーケンスの先頭番地情報としてインス
トラクションレジスタ６０より出力される信号Ｃ１〜Ｃ
８がシーケンスポインタ２１に入力されるこのデータを
デコーダ２２によりデコードしマイクロプログラムメモ
リ２１の特定番地をアクセスしこの出力として命令の最
初のシーケンスで動作すべき各種処理部への制御信号μ
ＰＯＩ〜μＰＯ３２を得る。
同じ番号を付しである。本実施例の通常動作はプログラ
ムアドレスポインタ１１によってプログラムメモリ１０
内の特定命令がアクセスされ命令の機械詰が読み出され
る。この機械詰に従って命令実行制御が行なわれるので
あるがまず制御シーケンスの先頭番地情報としてインス
トラクションレジスタ６０より出力される信号Ｃ１〜Ｃ
８がシーケンスポインタ２１に入力されるこのデータを
デコーダ２２によりデコードしマイクロプログラムメモ
リ２１の特定番地をアクセスしこの出力として命令の最
初のシーケンスで動作すべき各種処理部への制御信号μ
ＰＯＩ〜μＰＯ３２を得る。
この制御信号の内μＰＯ２５〜μＰＯ３２は次のシーケ
ンスの制御信号を得るための次ステツプアドレス信号と
してシーケンスポインタ２１に入力されている０以上の
様な手順をくり返し命令を実行する。いまこのマイクロ
コンピュータのテストを行うためマイクロコンピュータ
外部より信号を与え制御信号’ｒｇｓ’ｒをアクティブ
にする（ハイレベルアクティブとする。）このときシー
ケンスポインタ２１にはプログラムアドレスポインタ１
１の出力であるプログラムアドレス信号のうちＡＤ１〜
ＡＤｓ が与えられる。マイクロプログラムメモリの
出力ビツト数は３２ビツト、アドレスバス５０は１６ビ
ツト幅であるのでプログラムメモリアドレス信号ＡＤｏ
はマイクロプログラムメモリ２０の出力をマルチプレク
スする信号として用いられる。マルチプレクスされた信
号は制御信号ＴＥ８Ｔによりゲートされるバスドライバ
５０１〜５１６ を介してアドレスバス５０に送出され
る。また制御信号ＴＷＩＴによりプログラムアドレスポ
インタは順次インクリメントされる機制御されているの
で、プログラムメモリの出力はデータバス５１を介して
入出力ボート４２にまたマイクロプログラムメモリーの
出力はアドレスバス５０を介して出力ポート４１に出力
される。
ンスの制御信号を得るための次ステツプアドレス信号と
してシーケンスポインタ２１に入力されている０以上の
様な手順をくり返し命令を実行する。いまこのマイクロ
コンピュータのテストを行うためマイクロコンピュータ
外部より信号を与え制御信号’ｒｇｓ’ｒをアクティブ
にする（ハイレベルアクティブとする。）このときシー
ケンスポインタ２１にはプログラムアドレスポインタ１
１の出力であるプログラムアドレス信号のうちＡＤ１〜
ＡＤｓ が与えられる。マイクロプログラムメモリの
出力ビツト数は３２ビツト、アドレスバス５０は１６ビ
ツト幅であるのでプログラムメモリアドレス信号ＡＤｏ
はマイクロプログラムメモリ２０の出力をマルチプレク
スする信号として用いられる。マルチプレクスされた信
号は制御信号ＴＥ８Ｔによりゲートされるバスドライバ
５０１〜５１６ を介してアドレスバス５０に送出され
る。また制御信号ＴＷＩＴによりプログラムアドレスポ
インタは順次インクリメントされる機制御されているの
で、プログラムメモリの出力はデータバス５１を介して
入出力ボート４２にまたマイクロプログラムメモリーの
出力はアドレスバス５０を介して出力ポート４１に出力
される。
以上説明した様に本発明はプログラムアドレスポインタ
の出力をマイクロプログラムメモリのシーケンスポイン
タに導入し、マイクロプログラムメモリの出力を端子に
導出する手段を有しているので、マイクロコンピュータ
内部の複雑な制御信号情報を簡単な手順で外部より検出
可能となり、よってマイクロコンピュータの製造時の不
良を低コストで除去する事が出来る。
の出力をマイクロプログラムメモリのシーケンスポイン
タに導入し、マイクロプログラムメモリの出力を端子に
導出する手段を有しているので、マイクロコンピュータ
内部の複雑な制御信号情報を簡単な手順で外部より検出
可能となり、よってマイクロコンピュータの製造時の不
良を低コストで除去する事が出来る。
また１本発明によれば内部にプログラムメモリを内蔵し
たマイクロコンピュータにＳいても、何ら端子数を増す
事なく、同時に制御信号情報とプログラムメモリの内容
を外部に導出できその効果はいっそう大である。
たマイクロコンピュータにＳいても、何ら端子数を増す
事なく、同時に制御信号情報とプログラムメモリの内容
を外部に導出できその効果はいっそう大である。
第１図は本発明の実施例のブロック図。第２図はマイク
ロプログラムメモリ、２０．シーケンスポインタの詳細
なブロック図。 １０・・・・・・プログラムメモリ、１１・・・・・・
プログラムアドレスポインタ、２０・・・・・・マイク
ロプログラムメモリ、２１・・・・・・シーケンスポイ
ンタ、２２・・・・・・デコーダ、３０・・・・・・制
一部、４１・・・・・・出力ポート、４２・・・・・・
入出力ボート、５０・・・・・・アドレスバス、５１・
・・・・・データバス、６０・・・・・・インストラク
ションレジスタ、５０１〜５１６・・・・・・パスドラ
イバ。 代理人 弁理士 内 原 晋 ゛、−ノ゛
ロプログラムメモリ、２０．シーケンスポインタの詳細
なブロック図。 １０・・・・・・プログラムメモリ、１１・・・・・・
プログラムアドレスポインタ、２０・・・・・・マイク
ロプログラムメモリ、２１・・・・・・シーケンスポイ
ンタ、２２・・・・・・デコーダ、３０・・・・・・制
一部、４１・・・・・・出力ポート、４２・・・・・・
入出力ボート、５０・・・・・・アドレスバス、５１・
・・・・・データバス、６０・・・・・・インストラク
ションレジスタ、５０１〜５１６・・・・・・パスドラ
イバ。 代理人 弁理士 内 原 晋 ゛、−ノ゛
Claims (1)
- 命令の機械詰が格納されるプログラムメモリの番地を指
定するプログラムアドレスポインタと、前記プログラム
メモリから読み出された機械詰に基いて命令を実行する
ための制御手順及び制御信号情報が格納されるマイクロ
プログラムメモリと前記マイクロプログラムメモリの番
地を指定するシーケンスポインタと、特定信号に基いて
前記プログラムアドレスポインタの出力を前記シーケン
スポインタに導入する手段、及び前記マイクロプログラ
ムメモリの出力をマイクロコンピュータの端子に導出す
る手段を有してなるマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288738A JPH0792768B2 (ja) | 1985-12-20 | 1985-12-20 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288738A JPH0792768B2 (ja) | 1985-12-20 | 1985-12-20 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145438A true JPS62145438A (ja) | 1987-06-29 |
| JPH0792768B2 JPH0792768B2 (ja) | 1995-10-09 |
Family
ID=17734052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288738A Expired - Fee Related JPH0792768B2 (ja) | 1985-12-20 | 1985-12-20 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792768B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184548A (ja) * | 1988-01-19 | 1989-07-24 | Ricoh Co Ltd | 中央演算処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220298A (ja) * | 1982-06-14 | 1983-12-21 | Mitsubishi Electric Corp | Ｒｏｍ内蔵半導体集積回路 |
| JPS60233737A (ja) * | 1984-05-07 | 1985-11-20 | Matsushita Electric Ind Co Ltd | マイクロプロセツサの内蔵テスト装置 |
-
1985
- 1985-12-20 JP JP60288738A patent/JPH0792768B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220298A (ja) * | 1982-06-14 | 1983-12-21 | Mitsubishi Electric Corp | Ｒｏｍ内蔵半導体集積回路 |
| JPS60233737A (ja) * | 1984-05-07 | 1985-11-20 | Matsushita Electric Ind Co Ltd | マイクロプロセツサの内蔵テスト装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184548A (ja) * | 1988-01-19 | 1989-07-24 | Ricoh Co Ltd | 中央演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0792768B2 (ja) | 1995-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |