JPS63247833A - 条件分岐命令制御方法 - Google Patents
条件分岐命令制御方法Info
- Publication number
- JPS63247833A JPS63247833A JP7965887A JP7965887A JPS63247833A JP S63247833 A JPS63247833 A JP S63247833A JP 7965887 A JP7965887 A JP 7965887A JP 7965887 A JP7965887 A JP 7965887A JP S63247833 A JPS63247833 A JP S63247833A
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- Japan
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- instruction
- unit
- conditional branch
- branch instruction
- jump
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- 238000000034 method Methods 0.000 title claims description 9
- 238000012545 processing Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置の条件分岐命令制御方法に係
り、特にパイプライン化されたデータ処理装置に好適な
条件分岐命令制御方法に関する。
り、特にパイプライン化されたデータ処理装置に好適な
条件分岐命令制御方法に関する。
第２図は命令制御ユツト１とマイクロプログラム制御の
命令実行ユニット２から成る従来のパイプライン型のデ
ータ処理装置の構成を示している。
命令実行ユニット２から成る従来のパイプライン型のデ
ータ処理装置の構成を示している。
命令実行ユニット２はマイクロプログラムシーケンサ３
、制御メモリ４、マイクロ命令レジスタ５、演算のステ
ータスレジスタ６、命令制御ユニット１から伝えられる
条件分岐命令の条件部分８とステータスレジスタ６との
比較を行う比較器７から構成されている。比較器７は上
記２つの入力を比較し、その出力１ｏはマイクロプログ
ラムシーケンサ３の１つのテストビットとなる。一方１
条件分岐命令が制御メモリ４から読み出されてマイクロ
命令レジスタ５にセットされたとき、信号１１がアサー
トされてテストビット１０がテストされる。この結果、
分岐条件が成立しているとシーケンサ３によりジャンプ
先の命令アドレス等が制御メモリ４よりとり出され、命
令レジスタ５経出でジャンプ信号９として命令制御ユニ
ット１へ送られる。このように、従来装置では、第３図
に示すように、比較器７の結果をテストするステップ２
０と、テスト結果により命令制御ユニット１に対してジ
ャンプ信号９をアサートするステップ２１と、命令制御
ユニット１におけるジャンプ先アドレスの命令フェッチ
等のステップとの、３つのステップが必要となる。
、制御メモリ４、マイクロ命令レジスタ５、演算のステ
ータスレジスタ６、命令制御ユニット１から伝えられる
条件分岐命令の条件部分８とステータスレジスタ６との
比較を行う比較器７から構成されている。比較器７は上
記２つの入力を比較し、その出力１ｏはマイクロプログ
ラムシーケンサ３の１つのテストビットとなる。一方１
条件分岐命令が制御メモリ４から読み出されてマイクロ
命令レジスタ５にセットされたとき、信号１１がアサー
トされてテストビット１０がテストされる。この結果、
分岐条件が成立しているとシーケンサ３によりジャンプ
先の命令アドレス等が制御メモリ４よりとり出され、命
令レジスタ５経出でジャンプ信号９として命令制御ユニ
ット１へ送られる。このように、従来装置では、第３図
に示すように、比較器７の結果をテストするステップ２
０と、テスト結果により命令制御ユニット１に対してジ
ャンプ信号９をアサートするステップ２１と、命令制御
ユニット１におけるジャンプ先アドレスの命令フェッチ
等のステップとの、３つのステップが必要となる。
以上のような分岐命令の処理を高速化するための方法と
しては、特公昭５５−４９３３８に記載のように、分岐
成功・不成功の予測を行うもの、あるいは命令読み、出
し論理を主命令ストリーム読み出し用と分岐先命令スト
リーム読み出し用に二重化するものや、特公昭５５−３
９２２２に記載のような分岐バッファ設置などの工夫が
行われて来た。
しては、特公昭５５−４９３３８に記載のように、分岐
成功・不成功の予測を行うもの、あるいは命令読み、出
し論理を主命令ストリーム読み出し用と分岐先命令スト
リーム読み出し用に二重化するものや、特公昭５５−３
９２２２に記載のような分岐バッファ設置などの工夫が
行われて来た。
分岐命令処理高速化のための上記の従来方法は、多量の
ハードウェアを必要とするものであり、ハードウェア物
量があまり問題とならない大型計算機や、ハードウェア
価格の低いマイクロプロセッサ等には有効であるが、ハ
ードウェア物量に制約のある中型計算機には適さない。
ハードウェアを必要とするものであり、ハードウェア物
量があまり問題とならない大型計算機や、ハードウェア
価格の低いマイクロプロセッサ等には有効であるが、ハ
ードウェア物量に制約のある中型計算機には適さない。
本発明の目的は、ハードウェア量の大幅な増加なしに１
条件分岐命令の実行時間、即ちパイプラインの乱れてい
る時間を短縮できる条件分岐命令制御方法を提供するに
ある。
条件分岐命令の実行時間、即ちパイプラインの乱れてい
る時間を短縮できる条件分岐命令制御方法を提供するに
ある。
上記の目的は、条件分岐命令の条件と演算ステータスの
比較結果に応じて命令制御ユニットヘジヤンプ信号を送
出するためのジャンプ信号生成回路を設けることにより
達成される。
比較結果に応じて命令制御ユニットヘジヤンプ信号を送
出するためのジャンプ信号生成回路を設けることにより
達成される。
条件分岐命令のマイクロプログラムの第１ステップで、
条件分岐命令の条件と前命令の演算ステータスが一致し
ていたら、上記ジャンプ信号を、命令制御ユニットに対
しての初期化信号および命令フェッチアドレスとして条
件分岐先アドレスレジスタを選択するよう指示する信号
として命令制御ユニットへ送る。このステップに続いて
第２ステップでは、命令制御ユニットにおけるジャンプ
先アドレスの命令フェッチ等の処理を行い、第４図に示
すように２つのステップで条件分岐命令の実行が可能と
なる。しかも付加したハードウェアはジャンプ信号生成
回路のみで、これは簡単な回路でよい。
条件分岐命令の条件と前命令の演算ステータスが一致し
ていたら、上記ジャンプ信号を、命令制御ユニットに対
しての初期化信号および命令フェッチアドレスとして条
件分岐先アドレスレジスタを選択するよう指示する信号
として命令制御ユニットへ送る。このステップに続いて
第２ステップでは、命令制御ユニットにおけるジャンプ
先アドレスの命令フェッチ等の処理を行い、第４図に示
すように２つのステップで条件分岐命令の実行が可能と
なる。しかも付加したハードウェアはジャンプ信号生成
回路のみで、これは簡単な回路でよい。
以下、本発明の一実施例を説明する。第５図は本発明が
適用されるパイプライン制御のデータ処理装置の全体構
成図である。命令フェッチユニット２０、命令デコード
ユニット３ｏ、およびオペランドのアドレス計算ユニッ
ト４０（条件分岐命令のジャンプ先アドレス計算も行う
）が命令制御ユニットを構成し、一方、マイクロプログ
ラムの読み出しを行うシーケンサユニット５０．このユ
ニットからのマイクロ命令１３０をパイプライン的に実
行する命令実行ユニット６０及び７０がまとめて命令実
行ユニットと呼ばれることもある。
適用されるパイプライン制御のデータ処理装置の全体構
成図である。命令フェッチユニット２０、命令デコード
ユニット３ｏ、およびオペランドのアドレス計算ユニッ
ト４０（条件分岐命令のジャンプ先アドレス計算も行う
）が命令制御ユニットを構成し、一方、マイクロプログ
ラムの読み出しを行うシーケンサユニット５０．このユ
ニットからのマイクロ命令１３０をパイプライン的に実
行する命令実行ユニット６０及び７０がまとめて命令実
行ユニットと呼ばれることもある。
信号線８０は、デコードユニット３ｏで命令がデコード
されて生成された、当該命令のマイクロプログラム先頭
アドレスをシーケンサユニット５０へ送り、アドレス計
算に必要なレジスタ番号。
されて生成された、当該命令のマイクロプログラム先頭
アドレスをシーケンサユニット５０へ送り、アドレス計
算に必要なレジスタ番号。
条件分岐命令に含まれる条件等をアドレス計算ユニット
４０へ伝える。信号線１２０は、オペランドアドレス、
ジャンプ先アドレス、条件分岐命令の条件等を伝える信
号線であり、信号［１３０は、シーケンサユニット５０
で読み出されたマイクロプログラムを伝える信号線であ
る。信号線９０は、命令実行ユニット７０の演算ステー
タスを伝える信号線であり、信号線１００はジャンプを
指令する信号線である。ジャンプ信号１００がアサート
されると、各ユニットはジャンプアドレス１１０にジャ
ンプする。
４０へ伝える。信号線１２０は、オペランドアドレス、
ジャンプ先アドレス、条件分岐命令の条件等を伝える信
号線であり、信号［１３０は、シーケンサユニット５０
で読み出されたマイクロプログラムを伝える信号線であ
る。信号線９０は、命令実行ユニット７０の演算ステー
タスを伝える信号線であり、信号線１００はジャンプを
指令する信号線である。ジャンプ信号１００がアサート
されると、各ユニットはジャンプアドレス１１０にジャ
ンプする。
第１図は命令実行ユニット６ｏの実施例を示したもので
、この図では条件分岐命令の実行に必要な部分のみが示
されている。同図においてマイクロ命令レジスタ６１は
、マイクロ命令１３１をラッチし、条件レジスタ６２は
条件分岐命令の条件１２０をラッチする。比較回路６３
は条件レジスタ６２の内容と演算ステータス９ｏとを比
較して、演算ステータスと条件が合致しているか否かを
検出し、結果を信号線６５に出力する。ジャンプ信号生
成回路６６は、マイクロ命令レジスタ６１内のマイクロ
命令により、比較回路６３の出力６５によりジャンプ信
号１００を生成するマイクロ操作が指定された時、その
マイクロ操作をデコードして、ジャンプ信号１００を生
成する。無効化回路′６７は、ジャンプ信号１００がア
サートされた時、マイクロ命令１３０を無効なものとす
る。
、この図では条件分岐命令の実行に必要な部分のみが示
されている。同図においてマイクロ命令レジスタ６１は
、マイクロ命令１３１をラッチし、条件レジスタ６２は
条件分岐命令の条件１２０をラッチする。比較回路６３
は条件レジスタ６２の内容と演算ステータス９ｏとを比
較して、演算ステータスと条件が合致しているか否かを
検出し、結果を信号線６５に出力する。ジャンプ信号生
成回路６６は、マイクロ命令レジスタ６１内のマイクロ
命令により、比較回路６３の出力６５によりジャンプ信
号１００を生成するマイクロ操作が指定された時、その
マイクロ操作をデコードして、ジャンプ信号１００を生
成する。無効化回路′６７は、ジャンプ信号１００がア
サートされた時、マイクロ命令１３０を無効なものとす
る。
第６図は条件分岐命令のマイクロプログラムを示してお
り、無効果マイクロ命令３１．ジャンプ信号生成回路６
６に対して、信号線６５がアサートされた時にジャンプ
信号をアサートすることを示すマイクロ命令３２１条件
分岐命令の終了を示すマイクロ命令３３から成っている
。
り、無効果マイクロ命令３１．ジャンプ信号生成回路６
６に対して、信号線６５がアサートされた時にジャンプ
信号をアサートすることを示すマイクロ命令３２１条件
分岐命令の終了を示すマイクロ命令３３から成っている
。
次に本実施例に於て１条件分岐命令を実行する時の動作
を説明する。
を説明する。
（ｉ）条件不成立の場合
第７図に条件不成立の場合のステージフローを示す。同
図において、Ｍｌは条件分岐命令に先行する命令、Ｍ２
は条件分岐命令である。ステップ４２は、第６図のマイ
クロ命令３１が実行され命令実行ユニット６０で実行さ
れるタイミングを。
図において、Ｍｌは条件分岐命令に先行する命令、Ｍ２
は条件分岐命令である。ステップ４２は、第６図のマイ
クロ命令３１が実行され命令実行ユニット６０で実行さ
れるタイミングを。
またステップ４３はマイクロ命令３２．３３が同ユニッ
ト６０で実行されるタイミングを示している。
ト６０で実行されるタイミングを示している。
条件分岐命令の最初のステップ４２が実行される時、条
件分岐命令で指定される条件は条件レジスタ６２にセッ
トされているが、命令実行ユニットがユニット６０．７
０の２ステージ構成を採つているので、演算ステータス
９０は、まだ命令Ｍ１のステータスになっていない。そ
こで、条件分岐命令の第１ステップは、第６図のように
無効果マイクロ命令３１として、演算ステータス９０が
生成されるのを待つ。条件分岐命令の第２ステップ４３
が実行されると演算ステータス９０は確定しているので
、条件比較回路６３によって、条件レジスタ６２と演算
ステータス９０が比較され、合致しない時には条件不成
立なので、信号線６５はアサートされない。この時、命
令レジスタ６１には、マイクロ命令３２がセットされて
いるが、信号線６５がアサートされていないので、ジャ
ンプ信号はアサートされない、この結果、第７図に示す
様に、パイプラインは乱れることなく、次命令Ｍ３．Ｍ
４・・・を実行する。
件分岐命令で指定される条件は条件レジスタ６２にセッ
トされているが、命令実行ユニットがユニット６０．７
０の２ステージ構成を採つているので、演算ステータス
９０は、まだ命令Ｍ１のステータスになっていない。そ
こで、条件分岐命令の第１ステップは、第６図のように
無効果マイクロ命令３１として、演算ステータス９０が
生成されるのを待つ。条件分岐命令の第２ステップ４３
が実行されると演算ステータス９０は確定しているので
、条件比較回路６３によって、条件レジスタ６２と演算
ステータス９０が比較され、合致しない時には条件不成
立なので、信号線６５はアサートされない。この時、命
令レジスタ６１には、マイクロ命令３２がセットされて
いるが、信号線６５がアサートされていないので、ジャ
ンプ信号はアサートされない、この結果、第７図に示す
様に、パイプラインは乱れることなく、次命令Ｍ３．Ｍ
４・・・を実行する。
（ｎ）条件成立の場合
条件成立の場合、比較回路６３の出力６５がア ・サー
トされ、これによって、ジャンプ信号１００がアサート
される。そして、第８図に示すように、ジャンプ信号１
００によって命令フェッチユニット２０．デコードユニ
ット３ｏ、アドレス計算ユニット４０からなる命令制御
ユニットの各ユニットでは、内蔵のプログラムカウンタ
にジャンプアドレスがセットされ、パイプラインは初期
化されてジャンプ先の命令フェッチから再開される。即
ち分岐が行われる。
トされ、これによって、ジャンプ信号１００がアサート
される。そして、第８図に示すように、ジャンプ信号１
００によって命令フェッチユニット２０．デコードユニ
ット３ｏ、アドレス計算ユニット４０からなる命令制御
ユニットの各ユニットでは、内蔵のプログラムカウンタ
にジャンプアドレスがセットされ、パイプラインは初期
化されてジャンプ先の命令フェッチから再開される。即
ち分岐が行われる。
従来装置における条件分岐命令の実行には、命令で指定
される条件と命令実行ユニットの演算ステータスとの一
致判定のステップと、一致した場合に命令制御ユニット
に対して分岐を指令するステップとが必要であったが、
本発明によれば、一致判定と分岐の指令が同一ステップ
で行えるので、条件分岐命令の実行ステップを削減する
ことが可能であり、結果的に条件分岐命令の高速化に効
果がある。
される条件と命令実行ユニットの演算ステータスとの一
致判定のステップと、一致した場合に命令制御ユニット
に対して分岐を指令するステップとが必要であったが、
本発明によれば、一致判定と分岐の指令が同一ステップ
で行えるので、条件分岐命令の実行ステップを削減する
ことが可能であり、結果的に条件分岐命令の高速化に効
果がある。
第１図は本発明の特徴とする命令実行ユニットの一実施
例を示す図、第２図及び第３図は従来のパイプライン型
データ処理装置の構成及び条件分岐時のステージフロー
を示す図、第４図は本発明における条件分岐時のステー
ジフローを示す図、第５図は本発明を適用するデータ処
理装置の全体構成例を示す図、第６図は条件分岐命令の
マイクロプログラムを示す図、第７図及び第８図は本発
明における条件分岐命令実行時のステージフローの詳細
を示す図である。 ２０・・・命令フェッチユニット、３０・・・デコーダ
ユニット、４ｏ・・・アドレス計算ユニット、５０・・
・シーケンサユニット、６０．７０・・・命令実行ユニ
ット、６１・・・マイクロ命令レジスタ、６２・・・条
件レジスタ、６３・・・条件比較回路、６６・・・ジャ
ンプ信号生成回路、９０・・・ステータス信号線、１０
０・・・ジャンプ信号。
例を示す図、第２図及び第３図は従来のパイプライン型
データ処理装置の構成及び条件分岐時のステージフロー
を示す図、第４図は本発明における条件分岐時のステー
ジフローを示す図、第５図は本発明を適用するデータ処
理装置の全体構成例を示す図、第６図は条件分岐命令の
マイクロプログラムを示す図、第７図及び第８図は本発
明における条件分岐命令実行時のステージフローの詳細
を示す図である。 ２０・・・命令フェッチユニット、３０・・・デコーダ
ユニット、４ｏ・・・アドレス計算ユニット、５０・・
・シーケンサユニット、６０．７０・・・命令実行ユニ
ット、６１・・・マイクロ命令レジスタ、６２・・・条
件レジスタ、６３・・・条件比較回路、６６・・・ジャ
ンプ信号生成回路、９０・・・ステータス信号線、１０
０・・・ジャンプ信号。
Claims (1)
- １、命令フェッチユニットと、該ユニットにフェッチさ
れた命令をデコードするデコードユニットと、該ユニッ
トでデコードされた命令のオペランドアドレスを算出す
るアドレス計算ユニットとを有する命令制御部と、デコ
ードされた命令を実行するためのマイクロプログラムを
制御メモリから順次とり出すシーケンサユニットと、該
ユニットによりとり出されたマイクロプログラムの制御
により演算を実行する命令実行ユニットとを有する命令
実行部とを備えたパイプライン制御方式のデータ処理装
置にて条件分岐命令を制御するための条件分岐命令制御
方法において、条件分岐命令の実行時に該命令により指
定された分岐条件と該命令以前の命令の実行結果を示す
演算ステータスとの比較と、該比較によって分岐条件が
成立したときのジャンプ信号の出力とを条件分岐命令実
行の第１ステップで行う機能を命令実行部に有せしめる
とともに、上記ジャンプ信号によって、命令制御部の各
ユニットのパイプライン動作を初期化しかつ次にフェッ
チする命令のアドレスを条件分岐命令のデコードにより
得られた分岐先アドレスとするように命令フェッチユニ
ットへ指示するようにしたことを特徴とする条件分岐命
令制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7965887A JPS63247833A (ja) | 1987-04-02 | 1987-04-02 | 条件分岐命令制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7965887A JPS63247833A (ja) | 1987-04-02 | 1987-04-02 | 条件分岐命令制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63247833A true JPS63247833A (ja) | 1988-10-14 |
Family
ID=13696244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7965887A Pending JPS63247833A (ja) | 1987-04-02 | 1987-04-02 | 条件分岐命令制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63247833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418917A (en) * | 1990-06-29 | 1995-05-23 | Hitachi, Ltd. | Method and apparatus for controlling conditional branch instructions for a pipeline type data processing apparatus |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478941A (en) * | 1977-12-07 | 1979-06-23 | Hitachi Ltd | High speed operation system |
| JPS56140445A (en) * | 1980-04-01 | 1981-11-02 | Hitachi Ltd | Information processing device |
| JPS5899843A (ja) * | 1981-12-09 | 1983-06-14 | Meidensha Electric Mfg Co Ltd | マイクロプログラムの条件分岐装置 |
| JPS5949643A (ja) * | 1982-09-16 | 1984-03-22 | Hitachi Ltd | デ−タ処理装置 |
| JPS59128642A (ja) * | 1983-01-14 | 1984-07-24 | Hitachi Ltd | マイクロプログラム制御機器のパイプライン方式 |
-
1987
- 1987-04-02 JP JP7965887A patent/JPS63247833A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478941A (en) * | 1977-12-07 | 1979-06-23 | Hitachi Ltd | High speed operation system |
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| JPS59128642A (ja) * | 1983-01-14 | 1984-07-24 | Hitachi Ltd | マイクロプログラム制御機器のパイプライン方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418917A (en) * | 1990-06-29 | 1995-05-23 | Hitachi, Ltd. | Method and apparatus for controlling conditional branch instructions for a pipeline type data processing apparatus |
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