JPH0823818B2

JPH0823818B2 - 命令群用マイクロコード生成装置及びコンピュータにおける組合せ装置

Info

Publication number: JPH0823818B2
Application number: JP4001067A
Authority: JP
Inventors: エル．ジェレマイアトーマス
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-02-08
Filing date: 1992-01-07
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: EP0498067A3; EP0498067A2; US5398321A; JPH04309131A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルコンピュータ
とディジタルデータプロセッサ、特に、２個又はそれ以
上の命令を並行して処理することが可能なディジタルコ
ンピュータとデータプロセッサとに関する。

【０００２】関連出願へのクロス・リファレンス本件は、以下の同時係属中のアメリカ特許出願に関す
る。（１）アメリカ特許出願第０７／５１９、３８２号（１
９９０年５月４日出願）の「測定可能な複合命令集合マ
シンアーキテクチャ」（２）アメリカ特許出願第０７／５１９、３８４号（１
９９０年５月４日出願）の「命令レベルのパラレルプロ
セッサ用の汎用複合装置」（３）アメリカ特許出願第０７／５０４、９１０号（１
９９０年４月４日出願）の「データ依存コラプス式ハー
ドウェア装置」（４）アメリカ特許出願第０７／５２２、２９１号（１
９９０年５月１０日出願）の「キャッシュ用複合プリプ
ロセッサ」（５）アメリカ特許出願第０７／５４３、４６４号（１
９９０年６月２６日出願）の「スケーラブル複合命令集
合マシンプロセッサ用のイン・メモリプリプロセッサ」（６）アメリカ特許出願第０７／５４３、４５８号（１
９９０年６月２６日出願）の「イン・メモリ複合式のス
ケーラブル複合命令集合マシン用メモリ管理」（７）アメリカ特許出願（出願番号は未定）の「スケー
ラブル複合命令集合マシンでの３−オペランドＡＬＵＳ
のオーバフロー決定」（８）アメリカ特許出願第０７／５２２、２９１号の部
分継続出願（出願番号は未定）の「キャッシュ用複合プ
リプロセッサ」これらの同時係属中の出願及び本出願
は、ニューヨーク州、アーモンクのインターナショナル
・ビジネス・マシーンズ・コーポレイション所有のもの
である。これらの同時係属中の出願に示された記載はこ
のように、参照により本出願に組み入れられる。

【０００３】

【従来の技術】複数の命令を一個ずつシーケンシャルな
方法で実行する従来のコンピュータの性能は、主として
回路技術の向上によって、これまでかなり改善されてき
ている。一度に一個の命令を実行するマシンは、「スカ
ラー」コンピュータ又はプロセッサと称されることもあ
る。回路技術がその限界にまで推進されるにつれて、コ
ンピュータ設計者は相当な性能向上を達成するために他
の手段を研究する必要に迫られてきている。

【０００４】最近、いわゆる「スーパースカラー」コン
ピュータが提案されてきており、これは単一の命令スト
リームから一度に１個以上の命令を選択的に実行するこ
とによって性能を向上させようとするものである。スー
パースカラーマシンは通常の場合、命令の実行時に所定
数の命令が並行して実行されるかどうかを判断する。か
かる判断は、命令のオペレーションコード（ＯＰコー
ド）と隣接する命令どうしの間に存在するデータ依存性
とに基づいて行なわれる。ＯＰコードはそれぞれの命令
が利用する特定のハードウェアコンポーネントを決定す
るので、一般には、２個又はそれ以上の命令が同時に同
じハードウェアコンポーネントを利用することは不可能
であり、命令のうちの一個が別の命令の結果に依存する
場合に（「データ依存性」又は「データインターロッ
ク」）、その命令を実行することもまた不可能である。
これらのハードウェア及びデータ依存性によって、若干
の命令の組合せを並行して実行することが妨げられる。
その代わり、これらの場合において、命令は非並行的方
法で独立して実行される。このことは当然、スーパース
カラーマシンの性能を低下させている。

【０００５】スーパースカラーコンピュータは性能上に
改善をもたらすが、また、最小化することが望ましいと
いう欠点も備えている。例えば、命令の実行時にどの命
令を並行して実行できるかを判断するにはかなりの時間
がかかり、それはその判断を他の標準マシン操作とオー
バーラップすることによって、あまり容易にマスクでき
ないものとなっている。この欠点は命令集合アーキテク
チャの複雑性が増加するとともに、より明白なものとな
る。もう一つの欠点は、同じ命令が２度又はそれ以上の
回数にわたって実行されることになっている場合、その
意思決定を繰返し行なわなければならない点である。

【０００６】クロス・リファレンスされた出願はすべ
て、並列実行の判断の性能が実行時間に先立って形成さ
れるスケール化可能な複合命令集合マシン（ＳＣＩＳ
Ｍ）と称されるディジタルコンピュータ又はデータプロ
セッサに関する。ＳＣＩＳＭアーキテクチャにおいて、
並行して実行するための判断は、全体の命令処理プロセ
スの初期において行なわれる。例えば、上記判断は命令
バッファもしくは命令スタックを有するマシンにあって
は命令バッファに先立って行なわれたり、又は、命令を
キャッシュ装置内にフローさせるようなマシンにあって
は命令キャッシュに先立って行なわれたりすることもあ
る。

【０００７】並列実行するための判断が、命令が格納さ
れる地点の前に行なわれるので、その意思決定の結果
は、それらの命令と共に保存され、同じ命令が２度目又
はそれ以上の回数の時に使用されるような場合に再使用
されることが可能である。

【０００８】並列実行の意思決定の記録は命令ストリー
ムで個々の命令に伴って生じるタグの形式であることが
好ましい。これらのタグは、こうした命令が並行して実
行できるか、又は、これらを一度に１個ずつ実行する必
要があるかどうか、について示す。この命令にタグをつ
けるプロセスは、ここでは「複合化」と称することもあ
る。同プロセスは実際において、少なくとも２個の個別
命令を並列処理のための１個の複合命令に結合するもの
である。

【０００９】ＳＣＩＳＭの一例としての実施例は、本件
の譲受人であるＩＢＭコーポレイション（ニューヨー
ク、アーモンク）より市販されているシステム／３７０
製品ファミリーのアーキテクチャと命令とを基礎にした
ものである。ＳＣＩＳＭは命令を目的形式である間に複
合させることが好ましい。周知のように、システム／３
７０のアーキテクチャは一般的に、目的レベルの命令の
実行を実施し、且つ制御するためにマイクロコード化命
令を使用する。そのため、ＳＣＩＳＭにおいて単独又は
並行して実行されるすべてのシステム／３７０命令は、
一個又はそれ以上のマイクロ命令によって制御される。
目的命令のマイクロ命令実行は広く使用された概念であ
って、それについては多くの実施方法が知られている。
スカラー命令を並行して実行する上での問題は、かかる
並行性を示すマイクロ命令シーケンスを提供することで
ある。

【００１０】発明者に知られている一つのアプローチ
は、２個までの命令を並行して実行するマシンで実行さ
れる。このアプローチは、各々の命令について個別にル
ーチンを提供すると同様に、すべての可能な組み合わせ
の命令について固有のマイクロコード化命令を提供す
る。概念的には簡単であるが、このアプローチでは並行
命令ルーチンを支持するために相当量の追加のマイクロ
コード記憶装置を必要とする。並列実行が可能な命令の
各組み合わせは事実上、それ自身のマイクロコードを有
する新しい１個の命令となる。かかるアプローチについ
ての記憶装置及び管理オーバーヘッドは多大なものとな
り、多くの固有のマイクロコードルーチンを正規のマイ
クロ命令集合へ追加することになる。更に、その組合せ
の数は、並行して実行される命令数によって幾何級数的
に拡散される。

【００１１】従って、２個もしくはそれ以上の命令を同
時に実行することができるコンピュータ又はプロセッサ
では、マイクロ命令を格納し検索するために必要とされ
るオーバーヘッドに実質的に追加することなく、全ての
可能な組合せについてマシンレベル命令を提供する必要
がある。

【００１２】

【発明が解決しようとする課題】本発明の目的は、２個
又はそれ以上の命令を実行時間の前に並列実行するため
にグループ化するスケール化可能な（スケーラブル）複
合命令集合マシンでマイクロコードを生成することであ
る。

【００１３】それに関連する目的は、並列実行のために
マークされた組み合わせのマシンレベル命令に応答して
マイクロ命令を生成するための効率的なメカニズムを考
案することである。

【００１４】

【課題を解決するための手段】上記目的は、本発明者の
以下の重要な観測に基づく装置において達成される。即
ち、命令の取出し及び送出中に複合命令があると、複合
命令の各々についてマイクロ命令シーケンスが取り出さ
れて併合され、複合命令の同時的な実行を制御すること
のできる単一のマイクロ命令シーケンスをつくりだすこ
とができるというものである。このアプローチを活用す
れば、それぞれの個々のマシンレベル命令についてそれ
が別の命令と複合化されているか否かに関わりなく、単
一のマイクロ命令ルーチンのみをコード化し格納すれば
よいことになる。第２のコーディング形式は、複合化命
令の第２の半分として実行される命令に対して設けられ
る。

【００１５】本発明の装置は、命令が単独で又は並行し
て実行でき、命令群の並列実行が命令の実行の前に生成
される情報を複合化することによって指示されるような
コンピュータにおいて見出される。然しながら、本発明
は命令の送出に先立って複合化が行なわれるようなケー
スに限定されるものではない。発令機構がマイクロ命令
併合機構に対し、発令中の命令が並行処理のためのふさ
わしい対象であることを指示するだけでよい。これに関
連して、本発明は、命令群に対するマイクロコードを生
成する装置であり、命令群のうちの第１の命令を実行す
るためのマイクロシーケンスの第１のシーケンスを提供
する第１のマイクロ命令記憶装置と、命令群のうちの第
２の命令を実行するためのマイクロ命令の第２のシーケ
ンスを提供する第２のマイクロ命令記憶装置と、を含
む。併合装置は第１と第２のマイクロ命令記憶装置に結
合されて、マイクロ命令の第１と第２のシーケンスを複
合化情報に応答してマイクロ命令の合成シーケンスへ結
合する。上記合成されたマイクロ命令シーケンスの長さ
はマイクロ命令の第１と第２のシーケンスのうちの長い
方に等しい。最後に、一連のレジスタは合成マイクロ命
令シーケンスのパイプライン実行用に設けられた併合手
段に接続される。

【００１６】

【実施例】本発明の骨子はマシン命令を実行するための
マイクロコードを使用することにあるものではない。然
しながら、マシン命令実行のためのマイクロコード生成
器を使用するコンピュータは、本発明が実施される環境
を形成するものである。かかるコンピュータシステム
は、例えば、ＩＢＭシステム／３７０の命令集合の命令
を実行するマシンを包含することもできる。この命令集
合は、Ｃ．Ｊ．カクマー（Kacmar）著、プレンティス・
ホール、１９８８年の「ＩＢＭ３７０アシスト付アセン
ブリ言語（IBM 370 ASSEMBLY LANGUAGE WITH ASSIST
）」と題した著作に詳説されている。

【００１７】用語「マシン命令」は、ここで使用される
場合、目的形式による命令を意味する。「オペレーティ
ングシステム」（第２版）において、Ｃ．Ｈ．ダイテル
（Deitel）はマイクロプログラミングを「コンピュータ
の機械言語の下部にあるプログラミング層」と定義して
いる。ダイテルの定義を敷衍すると、マイクロプログラ
ムはマイクロ命令の収集である。「マイクロ命令」（又
は「マイクロワード」）は「マシン命令よりも基本的な
レベルにおいてプロセッサ中のデータとシーケンシング
を制御する」命令である（ＩＢＭコンピューティング・
ディクショナリー、第８版、１９８７年）。マイクロ命
令群は「マイクロコード」と称されるのが普通である。

【００１８】周知のように、コンピュータマイクロプロ
グラムは一般的に、プログラマーがアクセス不可能なコ
ンピュータメモリの一部分に保持される。その代わり
に、コンパイル済みのプログラムのマシンレベル命令
は、「制御記憶」と称される記憶装置部分においてマイ
クロ命令に個々にマップされる。

【００１９】図１は、マイクロプログラミング手法を利
用してマシンレベル命令の実行を単独で、又は対になっ
て実施し、且つ制御するＳＣＩＳＭアーキテクチャを示
す。特に、マシンレベル命令ストリームが複合化プリプ
ロセッサ１０へ提供される。この命令ストリームは、一
般にはソースプログラムからコンパイルされた個々の命
令のシーケンスである。このストリームは、コンピュー
タのＣＰＵに提供されて実行される。従来、マシンレベ
ル命令はキャッシュ１２を介してＣＰＵへステージング
されていた。キャッシュ内へ入力される前に、命令スト
リームは複合化プリプロセッサ１０によって検査され
て、少なくとも２個の隣接する命令が同時に実行できる
か否かを決定する。この複合化プリプロセッサ１０は、
「キャッシュ用複合プリプロセッサ」と題する上記で参
照された８番目の係属中のアメリカ特許出願において詳
説されている。本出願においてもまた、図１のキャッシ
ュ１２としての機能を有する複合化命令キャッシュの構
造が述べられている。

【００２０】複合化プリプロセッサ１０の動作によっ
て、１２でキャッシュされたコンパイル済み命令ストリ
ームの隣接する命令が同時に実行できるかどうかを表示
する複合化情報が生成される結果となる。かくして、各
々の命令について、複合化プリプロセッサ１０は、その
命令及び隣接する命令とが並行して実行できるかどうか
を表示する複合化情報を生成する。

【００２１】複合化プリプロセッサ１０による処理の後
で、分析された命令と複合化情報とは複合命令キャッシ
ュ１２に格納される。複合化情報を格納するための余分
の空間が設けられている点を除けば、キャッシュ１２は
従来通りに作動されるものと想定される。特に、キャッ
シュ１２内のエントリーは一般に、キャッシュ内へ入力
される隣接する命令群（「行」）であるので、それらは
実行中のプログラムによって必要とあれば、即座に取得
されることが可能である。

【００２２】キャッシュ１２内に命令と共に複合化情報
を提供する際に、ＳＣＩＳＭアーキテクチャは、命令が
即時に実行されるためにキャッシュから持ち出される
（「送り出される」）と、並列処理の判断を行なうコン
ピュータよりもより十分に並行性を利用する。それに関
連して、キャッシュ１２内の命令は、例えば、ループ又
は分岐（ブランチ）では一回以上使用することもでき
る。命令がキャッシュ内に存在する間は、実行のために
さらに取得されることになっても再分析する必要はな
く、何故ならば、命令と共にキャッシュ内に格納される
命令の複合化情報を再活用できるからである。

【００２３】複合化プリプロセッサ１０は、各命令につ
いて１ビットのタグを生成する同時係属中の特許出願ケ
ースに述べられたタイプのものであると想定される。こ
れらのタグは、命令のどの組み合わせが並行処理可能で
あるかを識別するために使用される。命令及びそれらの
タグは、複合命令キャッシュ１２へ供給されて、その中
に格納される。命令取出し発信装置１４は、命令及びそ
れらのタグを必要に応じて複合命令キャッシュ１２から
取出し、複数の実行装置３４、３６のうちの少なくとも
どちらか一方の適切な装置によって実行の手はずを整え
る。この取出し発信装置１４は取出された命令のタグと
ＯＰコードを検査する。もしタグが、２個の逐次的命令
が並行処理さるべきであることを指示すると、取出し発
信装置１４はこれらをともに複合命令レジスタ（ＣＩ
Ｒ）１９に入力する。複合命令レジスタ１９は左側複合
命令レジスタ（ＣＩＲＬ）２０と右側複合レジスタ（Ｃ
ＩＲＲ）２１とを包含する。ビット幅フィールドは、複
合化された命令の組み合わせの第１の命令に対する複合
化タグを格納するためのＣＩＲＬ２０に設けられる。第
１の命令はＣＩＲＬ２０の残りの部分に格納され、一
方、第２の命令はＣＩＲＲ２１内に格納される。後述す
る説明において、第１の、即ち左側の命令は命令シーケ
ンスの第２の、即ち右手の命令に先行するものと想定さ
れ、その複合化タグは第１の命令がそれに続く命令と共
に実行されるべきか否かを指示する。かくして、複合化
された組み合わせの第１の命令はＣＩＲＬ２０内に格納
され、一方、第２の命令はＣＩＲＲ２１内に格納され
る。好ましい実施例では、複合化タグは一個のビット
（以下、Ｃビットと称する）で、ビットが「１」の値に
セットされるとＣＩＲＲ２１がＣＩＲＬ２０内に包含さ
れた命令と同時に実行されるべき命令を含んでいること
を示す。もし「０」にセットされると、複合化タグは、
ＣＩＲＲ２１の内容がＣＩＲＬ２０に含まれる命令の実
行中に無視されるべきことを示す。

【００２４】例えば、図２において、８個の命令からな
るライン４０は、Ｃベクトルと称されるＣビット配列４
２と共にキャッシュ１２から取出される。このＣベクト
ル４２は、ライン４０の８個の命令の各々に対し１個
の、全部で少なくとも８ビットを含む。Ｃベクトル４２
のそれぞれ番号が付けられたビットは、それぞれの命令
に対してＣビットを構成する。例えば、Ｃビット１は命
令１（ＩＳＴＲ１）用の複合化タグである。命令取出し
発信装置１４は、ライン４０の命令を順次検査し、同時
にそれらのＣビットを検査する。好ましい複合化方法に
よれば、もし２個の命令が並行して実行されるべき場合
に、最初の命令のＣビットは１にセットされ、一方、次
の命令のビットは無視される。このことは例示としての
みにすぎず、複合化ビットの命令へのマッピング、又
は、複合化するためにグループ化できる隣接しあう命令
の数を限定するように意図するものではない。ライン４
０の最初の２個の命令が並行処理用にマークされたもの
と想定すると、最初の命令のＣビットは１の値を有す
る。取出し発信装置１４の論理は、最初の命令とその関
連ＣビットとをＣＩＲＬ２０とＣフィールド２２内へロ
ードする。取出し発信装置１４の論理におけるゲート４
４は最初の命令の長さを復号化することによってイネー
ブルとされ、ライン４０の第２の命令（ＩＮＳＴＲ２）
がＣＩＲＲ２１内へロードされることを可能にする。当
然、Ｃビット１の値がゼロの場合には、ＣＩＲＲ内へロ
ードされる命令はその後無視されるであろう。ＣＩＲ１
９内の１個又は複数個の命令の実行が完了すると、取出
し発信装置は実行されるべき次の命令へ進み、上記のよ
うに作動する。

【００２５】命令取出し発信装置１４の正確な構造は本
発明の主題ではないので、本装置が、次の命令が単独
で、又は即座にそれに続く命令と並行して実行さるべき
か否かをその複合化タグに基づいて決定することが可能
な論理を含むことを言えば十分である。さらに、この論
理は複合化命令レジスタ１９内のＣビットを上記の如く
適切に検査することによってその判断を実行すると指摘
しておきたい。

【００２６】命令取出し発信装置１４内へ入力される時
点で、命令は目的コード形式である。命令は複合命令レ
ジスタ１９内へ入力されると、本発明によるマイクロコ
ードを生成するマイクロコード生成器２３によって復号
化される。マイクロコード生成器２３は、複合命令レジ
スタ内の命令を制御記憶（ＣＳ）内に含まれるマイクロ
命令のシーケンスにマッピングすることによって復号化
する。上記シーケンスは一個又はそれ以上のマイクロ命
令を含むこともある。ＣＩＲＬ２０の内容は、制御論理
２４と主制御記憶（ＭＣＳ）２５とを経由してマイクロ
命令の第１のシーケンスへマッピングされる。それと同
時に、ＣＩＲＲ２１の内容は、もしあれば、制御論理２
６と２次制御記憶（ＳＣＳ）２７とによってマイクロ命
令の第２のシーケンスにマッピングされる。ＣＩＲＬ２
０のＣビットフィールドの内容がＣＩＲＲ２１内に命令
が含まれていることを示す場合には、ＭＣＳ２５によっ
て出力されたマイクロ命令の第１のシーケンスは、ＳＣ
Ｓ２７によって出力されたマイクロ命令の第２のシーケ
ンスと併合装置２９内で併合される。Ｃビットによって
ＣＩＲＲ２１内に命令が含まれていないことが指示され
ると、併合装置２９はＳＣＳ２７の出力を無視し、マイ
クロ命令の第１のシーケンスに進んで実行する。

【００２７】ＭＣＳ２５又はＳＣＳ２７の何れか一方か
らマイクロ命令シーケンスを提供することは実質には従
来通りである。この点においてＭＣＳ２５は、例えば、
マイクロ命令をアドレス可能な位置に格納する。従来、
マイクロ命令シーケンスの最初のマイクロ命令のアドレ
スはＣＩＲＬ２０内の命令の所定フィールドから取得さ
れている。例えば、ＩＢＭシステム／３７０命令集合の
場合、命令のＯＰコード（第１のバイト）はマシン命令
を実行すべくコード化されたマイクロ命令シーケンスの
ＭＣＳアドレス位置に対する基礎を形成する。マイクロ
命令シーケンスが単一のマイクロ命令よりも長い場合に
は、シーケンスの各マイクロ命令は、最後のものを除い
て、次のマイクロ命令のアドレスを次のアドレスフィー
ルド（ＮＸＡ）のシーケンスに含む。このフィールドは
制御装置２４へフィードバックされて、次のマイクロ命
令シーケンスのＭＣＳアドレスを生成する。シーケンス
の第１のマイクロ命令は、ゼロ（又は別の所定値）をＣ
ＩＲＬ命令のＯＰコードへ付加することによって見出さ
れる。マイクロ命令シーケンスの次には、後続マイクロ
命令のＮＸＡフィールド内容が続く。

【００２８】一般的に、ＭＣＳ２５内のマイクロ命令
は、シーケンスの終りにいつ到達されるかを示すための
フィールドを含むだろう。かくして、単一マイクロ命令
シーケンスの唯一のマイクロ命令と複数マイクロ命令シ
ーケンスの最後のマイクロ命令とが、このフィールド
（ＥＯＰ又は操作終了フィールド）内に操作終了の信号
を送る表示を含むことになろう。ＳＣＩＳＭアーキテク
チャにおいて、ＥＯＰフィールドはビット幅である。こ
のフィールド内のビットがセットされると、操作の終了
を意味する。セットされない場合には、操作は継続す
る。一般には、セットＥＯＰビットを検出すると、もう
一つの実行用の命令を発するように信号を送る命令取出
し発信装置１４に提供された操作終了（ＥＮＤＯＰ）信
号が生成される結果となり、さらに、ＯＰブレークアウ
トプロセスを開始する。

【００２９】図１の説明に戻って、マイクロ命令シーケ
ンスは併合装置２９によって実行パイプライン３２へ渡
され、同パイプライン３２は２個又はそれ以上の実行装
置３４、３６と汎用の記憶アドレスレジスタを含むこと
のできるレジスタ３８のバンクとを制御する。

【００３０】併合装置２９は実行パイプライン３２に対
し、実行装置３４、３６の動作及びそれらの装置とレジ
スタ間でのデータの転送を制御するのに適切なマイクロ
命令フィールドのみを渡す。それに関連して、マイクロ
命令は、マイクロプログラミングアドレス指定・分岐フ
ィールドとＥＯＰフィールドとが失われた実行パイプラ
イン３２へ渡される。残りのフィールドは命令を実行す
る上で必要な動作を制御するものである。以下に詳述さ
れるように、一定のフィールドは第１の実行装置３４の
動作の制御に対し専用とされ、一方、他のフィールドは
第２の実行装置３６の動作の制御に割当てられる。潜在
的に複合化可能な命令が単独で（恐らく、複合化するた
めの適切な次の命令がないことによって）実行されてい
る場合には、実行装置３４のみが作動される。複合化不
能な命令は、実行装置３４と３６の双方を自由に使用す
ることができる。並列実行は、実行パイプライン３２に
応答して実行装置３４と３６とが同時に動作することを
意味する。

【００３１】図３において、マイクロコード生成器２３
がより詳細に示される。後述されるように、基本的マイ
クロ命令のフォーマットはＭＣＳ２５内に格納されたマ
イクロ命令に固有のものである。上記フォーマットは４
３で示され、現在アドレス指定されたＭＣＳマイクロ命
令を表わす。先に論じたＮＸＡとＥＯＰフィールドの他
に、マイクロ命令４３は分岐情報（ＢＲ）を含むフィー
ルドと、命令を実行する際に実行装置とレジスタを制御
するために必要な情報を含む制御フィールド（ＣＴＬ）
と、を含む。ＭＣＳ２５用の制御装置は制御論理２４
ａ、多重化装置２４ｂ、及び制御記憶アドレスレジスタ
（ＣＳＡＲ）２４ｃを含む。ＣＳＡＲ２４ｃの内容は、
アドレスのマイクロ命令がＭＣＳ２５から読出されるこ
とに応答して、アドレス入力をＭＣＳ２５へ提供する。
ＭＣＳの出力で利用可能な場合に、マイクロ命令は４３
によって示されるフォーマットを有する。好ましくは、
ＭＣＳ２５は、必要に応じてプロセッサ使用のために確
保されたプロセッサメインメモリの補助メモリ領域から
送られることができるページ可能セクションを含む。制
御論理２４ａは次の命令アドレスをＭＣＳ２５へ提供す
るという根本的な機能を実施し、２次的な機能は、ペー
ジアドレスを生成し、ページングされたデータのＭＣＳ
２５内への入力を制御することである。制御論理２４ａ
は、マルチプレクサ２４ｂの制御によって次のアドレス
コンポーネントを選択する。選択は、ＣＳＡＲ内のカレ
ントアドレス、アドレス指定されたマイクロ命令のＢＲ
とＮＸＡフィールド、および現在マイクロ命令のＥＯＰ
フィールドの状態によって示される条件と実行パイプラ
イン３２のアドレス生成段階のマイクロ命令の一定フィ
ールド中に示される分岐条件とによって実行される。

【００３２】作動中に、命令が実行を完了させると、Ｅ
ＯＰビットは制御論理２４ａをして次の命令の開始アド
レスをＣＳＡＲ２４ｃ内に多重化させることによって、
最初のマイクロ命令が読出されることになろう。その
後、分岐フィールドと、アドレス指定フィールドと、最
初の命令と次の任意のマイクロ命令のＥＯＰフィールド
と、によって、ＣＩＲＬ２０で命令を実行するように設
計されたマイクロ命令の特定シーケンスがつくりだされ
ることになろう。このシーケンスが単一の命令シーケン
スである場合、第１のマイクロ命令のＥＯＰビットがセ
ットされる。命令の制御部分が実行パイプライン３２内
に配置されると同時に、制御論理２４ａはＣＩＲＬ２０
内で次の命令を待機するために、ＣＳＡＲ２４ｃを初期
化する。１個以上の命令がシーケンス内に含まれている
場合、最後の命令のＥＯＰフィールドは、最終命令が実
行パイプライン３２内へ置かれると、ＣＳＡＲ２４ｃを
初期化するだろう。

【００３３】主制御記憶２５は複合化できる命令のマイ
クロコードを含む。さらに、この記憶装置は、決して複
合化されない命令のためのマイクロコード、割込みハン
ドラ、及び雑マイクロコードを含む。好ましくは、ＭＣ
Ｓ２５内に使用されるアドレスは１６ビットであって、
全部で６４ｋワードのアドレス指定可能な範囲を与え
る。アドレスゼロからアドレス４０９５までに存在する
マイクロコードはすべて固定であり、即ち、初期化中に
ひとたびロードされると、それはＭＣＳ２５内に残る。
割当てられたアドレス４０９６以上のマイクロコード
は、プロセッサによる使用のために保存されたＣＰＵ主
メモリ（図示せず）中の補助記憶装置から要求時ページ
ングされる。

【００３４】２次制御記憶２７は２５６ワードのアドレ
ス空間を有する。このアドレス空間はＭＣＳ空間とは何
の関わりも有しない。ＳＣＳアドレス０乃至２５５は、
すべての複合可能なシステム／３７０の命令の第１のマ
イクロワードを含む。複合不可能な命令に相当するＳＣ
Ｓ２７内のアドレスはマルチサイクルの複合可能な命令
の第２の及び次のサイクルに対するマイクロコードを含
むために使用される。図３が示すように、ＳＣＳ制御装
置の主要構成要素は、多重化装置２６ｂと制御記憶アド
レスレジスタ（ＣＳＡＲ）２６ｃである。この多重化装
置は下記の如く併合装置２９により制御される。ＳＣＳ
２７のマイクロ命令のフォーマットは、参照符号４５に
より示される。この点において、ＳＣＳマイクロコード
の条件付き分岐は不可能であるが、ＭＣＳ２５内で使用
されるものと類似した次のアドレスフィールド（ＮＸ
Ａ）は、複数命令シーケンスにとって便利な手段であ
る。ＳＣＳ２５のアドレス空間が小さくなるほど、ＣＩ
ＲＲ２１からのＯＰコードを提供し、その後、必要に応
じて、ＮＸＡフィールドからのアドレスデータを提供す
るだけですむ。現在アドレス指定されたマイクロ命令に
おけるセットＥＯＰビットは、ＣＩＲＲ２１内の次の命
令のＯＰコードの受取りに備えるために、ＣＳＡＲ２６
ｃの内容を初期化する。

【００３５】マイクロコード生成器の概要図３のマイクロコード生成器によって実行される動作の
基本的シーケンスは、命令の開始をサイクルごとにパイ
プライン内へ導入することを可能にする５つのパイプラ
イン段階を含む。第１の段階であるＩＦは、命令の取出
しである。この段階は、マイクロコード生成器２３から
のＥＮＤＯＰ信号によって命令取出し発信装置に表わさ
れる。それに関連して、この段階では、複合命令キャッ
シュ又は命令バッファから命令が取り出される。ＩＦサ
イクルの終りに、一個の命令又は一対の隣接する命令
が、命令の実行を開始するために、復号化のためのＣＩ
Ｒ１９内へロードされる態勢にはいる。

【００３６】第２のサイクル又はパイプライン段階は、
命令解読（ＩＤ）と称される。このサイクルはＣＩＲＬ
２０、また適切であればＣＩＲＲ２１の論理解読によっ
て制御される。この点で、論理解読は、命令ＯＰコード
を適切な制御記憶に提供し、そのＯＰコードを適切なＣ
ＳＡＲ内へラッチすることを含む。パイプラインの次の
段階を制御するために必要な最初のマイクロ命令のアク
セスは「ＯＰブレークアウト」と称される。ＯＰブレー
クアウトは、マイクロ命令アドレスを生成するために、
命令のＯＰコードを使用した制御記憶をアクセスするこ
とから成る。記憶アドレス指定オペランドは必要なら
ば、このサイクル中に汎用レジスタ配列のコピーから取
出される。

【００３７】アドレス生成（ＡＧＥＮ）サイクルは、記
憶装置から必要とされるオペランドの実効アドレスを計
算するために使用される。３個までアドレスオペランド
を追加してもよい。実行装置における次のサイクルで使
用されるオペランドもまた、本サイクルで汎用レジスタ
からアクセスされる。

【００３８】実行（ＥＸ）サイクルは一個又はそれ以上
の実行装置における動作を実行するために使用される。
本サイクルは、記憶オペランドを要する命令に対するキ
ャッシュアクセスサイクルとしても使用される。大部分
のＩＢＭシステム／３７０プロセッサにおいて、ＲＸフ
ォーマットの加算、減算等の如き一定の命令は、その結
果を計算するために、別のＥＸサイクルがその後に続く
記憶装置から第２のオペランドを取り出すためにＥＸサ
イクルを必要とする。

【００３９】プットアウェイ（ＰＡ）サイクルと称され
る最後のサイクルは、ＥＸサイクルからの結果を汎用レ
ジスタ中に格納するためのものである。格納形式の命令
に対しキャッシュ内へのデータの格納は、それらが次の
取出し動作によって遅延されない限り、本サイクルにお
いても行なうことができる。

【００４０】図３のマイクロコード生成器において固有
であるのは、明示的なＩＤサイクルが存在しない点を除
いてＩＢＭシステム／３７０命令のパイプラインを模擬
したマイクロコードパイプラインである。その代わり、
ＡＧＥＮサイクルがマイクロワードの取出しサイクルの
直後に来る。これは、ＡＧＥＮサイル中に使用されるマ
イクロ命令部分が水平で、最小限の解読ですむために可
能である。実行パイプライン３２は最後の３段階を含
み、その各々は３個のレジスタ３２ａ、３２ｂ及び３２
ｃのうちのそれぞれ一個によって表わされる。上記シー
ケンスの後に、レジスタ３２ａはＡＧＥＮサイクルを表
わし、アドレス命令レジスタ（ＡＩＲ）を含む。マイク
ロ命令は、併合装置２９からこのレジスタ内へ流れ込
み、ＡＧＥＮサイクル動作を制御するために、パイプラ
インクロックの１サイクルの間レジスタ内で保持され
る。この点で、アドレス生成を制御するために必要なマ
イクロ命令中の関連制御フィールドにアクセスされる。
次のパイプラインクロックサイクルにおいて、マイクロ
命令はＥＸ命令レジスタ３２ｂへ転送され、そこで実行
装置動作を制御するフィールドにアクセスされる。最後
にマイクロ命令は、実行サイクル中に生成される結果を
格納するために必要とされる動作を制御するために、次
のパイプラインクロックサイクルでプットアウェイ命令
レジスタ（ＰＩＲ）３２ｃへシフトされる。

【００４１】レジスタ３２ａ、３２ｂ及び３２ｃのシー
ケンスに対するシフト制御は、パイプラインクロッキン
グと同様に、従来方法による。パイプラインは機械命令
の並行実行を支援する。

【００４２】図４は、ＭＣＳ２５とＳＣＳ２７のＥＯＰ
フィールドによるＣＩＲＬ部分の制御を示した概略図で
ある。これらのフィールドはそれぞれ、ＭＣＳのＥＮＤ
ＯＰ信号とＳＣＳのＥＮＤＯＰ信号とに解読される。以
下に述べるように、これらの信号は、装置１４内で命令
の取出しと発令とを同期化するための併合装置２９によ
り生成されるＥＮＤＯＰ信号のプリカーソルである。何
れかの信号が低く（ローであり）、マイクロ命令シーケ
ンスが完了されていないことを示している間は、ＡＮＤ
ゲート７０の出力は低い（ローである）。これによっ
て、命令ゲート７１、７２及び７３は使用禁止とされ、
左手命令、その関連Ｃビット、および右手命令のＣＩＲ
Ｌ２０とＣＩＲＲ２１内への進入が妨げられる。ＡＮＤ
ゲートの出力が低い間は、インバータ７５はゲート７
７、７９、８０を活動（アクティブ）状態に保持し、こ
れによってＣＩＲ１９の内容を再び循環させる。

【００４３】ＥＮＤＯＰ信号が活動状態の場合、ＭＣＳ
及びＳＣＳのＥＮＤＯＰ信号は共に活動状態である。そ
れに応答して、命令取出し発信装置１４はそのＣビット
を有する単一命令をＣＩＲＬ２０内へ送るか、又は左手
命令と一対の複合命令のＣビットとをＣＩＲＬ２０と右
手命令ＣＩＲＲ２１内へ送り込む。命令とそれに付随す
るＣビットはゲート７１、７２、７３によりゲートされ
る。複合命令レジスタ内へシフトされる間、ＯＰコード
はそれと同時にＣＳＡＲ内へ登録される。複合命令レジ
スタ内へ入ることにより、マイクロコード生成器の解読
段階が駆動される。ＣＩＲＬ２０からのＯＰコードはＣ
ＳＡＲ２４ｃでラッチされ、初期のＯＰブレークアウト
アドレス動作に使用される。複合化された一対の命令の
場合、ＣＩＲＲ２１からのＯＰコードはＣＳＡＲ２６ｃ
へゲートされ、ＳＣＳ２７をアクセスするために使用さ
れる。

【００４４】マイクロ命令の併合ＭＣＳ２５は、すべての命令について完全マイクロコー
ドを含み、一方、ＳＣＳ２７は、複合化されたペア内に
右手又は第２の命令として複合可能な命令に対して必要
とされるマイクロ命令の部分のみを含む。併合は、必要
とあらば、図５に示すように併合装置２９内で達成され
る。併合装置２９のタスクは、ＳＣＳ２７からのフィー
ルドをＭＣＳ２５からのフィールドと併合することによ
って合成マイクロ命令を生成し、ＣＩＲＬ２０とＣＩＲ
Ｒ２１の内容を解読することによって他のフィールドを
生成することである。図５は、ＡＩＲ３２ａで登録され
た併合マイクロ命令の関連フィールドを示すもので、こ
れは、併合装置２９の直後に来るものである。ＳＣＩＳ
Ｍの実施例において、完全なマイクロ命令は少なくとも
３４個のフィールドを含む。少なくともフィールド１−
５、７−９、１２及び３４は、ＭＣＳ２５ではそれらの
形式から変化されない。少なくともフィールド６、１
０、１１及び１９はＳＣＳ２７内の対応するフィールド
の内容によってＭＣＳ２５内のそれらの状態から変化さ
れることができる。更に、フィールド１９は併合装置２
９のハードウェア（ＨＷ）８４から変更可能である。フ
ィールド６、１０、１１、１３及び１９のデータ源は、
それぞれマルチプレクサ（ＭＵＸ）９０、９１、９２及
び９４の状態によって決定される。本発明は、併合マイ
クロ命令を生成するこれらのマルチプレクサによる特定
の行動を考慮したものである。

【００４５】併合マイクロワードを形成することの可能
な第１の行動は、ＳＣＳ２７からのフィールド値をＭＣ
Ｓ２５からのマイクロ命令内のフィールド値に置き換え
ることによって実行される。ハードウェア資源が命令の
内の一個の実行に対し専用とされ、他の命令には必要と
されないことが予め知られている制御フィールド内で
は、直接の置換が保証される。即ち、それは共用の実行
装置ではない。例えば、ＣＩＲＬ２０内の命令は加算レ
ジスタ５、３の形をとり、一方ＣＩＲＲ２１内の命令は
加算レジスタ１、２の形をとることができよう。第１の
加算命令は図１における実行装置３４を使用し、一方、
第２の加算命令は実行装置３６を使用するものと仮定す
る。オペランドを第２の実行装置に転送する必要がない
ので、オペランドの取出しを制御するために使用される
フィールドと第２の実行装置を制御するために使用され
るフィールドとは、ＳＣＳによって規定された状態から
修正される必要はない。左手命令に対するＭＣＳ２５内
のマイクロ命令は実行装置３４を制御するフィールドを
有し、その実行装置に対するオペランドの取出しは通常
の方法で命令を実行するためにコード化される。実行装
置３６を制御するためのフィールドは実際にＭＣＳ２５
内のマイクロ命令に存在するが、実行装置３４のみで実
行するために、第１の加算の実行を制御するのに必要で
はない。第２の加算命令に対するＳＣＳ２７内のマイク
ロ命令が実行装置３６を使用するために常にコード化さ
れるのは、ＳＣＩＳＭアーキテクチャによって、第２の
命令としての加算レジスタの実行がこの実行装置内で行
われることが要求されるからである。実行装置３４で実
行を制御するために必要とされるフィールドは、ＳＣＳ
２７には存在しない。

【００４６】複合命令のペアのうち第２の命令の実行
は、第１の命令の実行を決して変化させることはないの
で、第１の命令を実行するために必要とされるマイクロ
コードフィールドは常に不変のまま、ＭＣＳ２５からＡ
ＩＲ３２ａ内へゲートされる。第１の命令の実行が第２
の命令に対するオペランド読出し又は実行装置の動作と
干渉しない場合、第２の実行装置を制御するＳＣＳ２７
内の制御フィールドＦの値はＭＣＳ２５から来るＦフィ
ールドの値に直接置き換えられる。このようにフィール
ド置換にふさわしい併合装置論理が図６（ａ）に示され
る。ＳＣＳ２７からのフィールド値を併合装置２９によ
って置換することは、ＣＩＲＬのＣビットフィールドに
よって制御されるＡＮＤゲート８５において実行され
る。Ｃビットがセットされると、ＡＮＤゲート８５は使
用可能となり、フィールドＦに対する制御値を提供し、
インバータ８６はＡＮＤゲート８７を使用禁止にしてＭ
ＣＳ２５の出力を阻止する。ＯＲゲート８８はＡＩＲ３
２ａ内のＦフィールド位置への入力を制御し、ＡＮＤゲ
ート８５とＡＮＤゲート８７の出力を入力として受信す
る。

【００４７】図６（ｂ）は、ＭＣＳ又はＳＣＳの何れか
一方が共用ハードウェア資源を好都合に制御することを
可能にするものであるが、両者がそれを同時に制御する
ことは不可能であるという限定つきである。併合装置２
９は、左手又は右手の命令がフィールドＦにより制御さ
れる共用の実行資源を使用するかどうかを決定するため
の演繹的方法を有さず、むしろこの情報はＣビットの設
定に内在する。図６（ｂ）の回路の動作は、ここに述べ
られた非共用資源の例のそれと同様であるが、但し、制
御フィールドＦ’のデフォルト値がゼロになる点を除く
ものである。その後、Ｃビットは単にＡＮＤゲート８５
を使用可能にするだけであり、その出力はＭＣＳ２５内
で現在アドレス指定された制御フィールドＦ’と直接論
理和がとられることになる。

【００４８】さて、第１の命令の結果が第２の命令に対
する入力として（論理上）要求されるように先のケース
が修正変更されたものと仮定する。制御記憶に必要とさ
れるメモリ量を完全に制限するために、ＳＣＳ２７はイ
ンターロック縮小装置によって命令の個々の実行を支援
するために必要とされるマイクロコードのみを含む。従
って、データインターロックに直面すると、インターロ
ック崩壊実行装置の動作を制御するマイクロ命令中の一
定のフィールドは、ＳＣＳ２７を使用するよりはむしろ
論理によって生成させなければならない。例えば、左手
命令がＳＲ１、４であると仮定する（レジスタＲ４の内
容をレジスタＲ１の内容から減算し、その結果をレジス
タＲ１内に置く）。第２の命令がＡＲ３、１であると仮
定する。ＡＲ命令はＳＲ命令の次に来るから、それらの
命令の非並列実行によってＳＲ命令がＡＲ命令の実行時
にレジスタＲ１内の結果を変更させることが認められ
る。然しながら、これらの命令を並列的に実行するには
インターロック崩壊実行装置の制御フィールドが必要と
され、同フィールドは事実上、実行装置に対しそれが３
個のオペランド（Ｒ３＋Ｒ１−Ｒ４）を結合し、その内
容をレジスタＲ３に置く必要があることを示している。

【００４９】図７は、併合装置２９がインターロック依
存性を検出し、インターロック依存ケースを指示するた
めに第２の実行装置を制御するマイクロ命令フィールド
Ｆを適切に条件付けるための方法を表わしている

【００５０】図７の構造と動作は、複合化ペアの２個の
命令どうしの間に存在するインターロック条件を認識す
るハードウェアによって併合装置２９でフィールド値が
置換されることを示す。同図はＩＢＭシステム／３７０
型の命令を仮定している。かくして、上記のＳＲとＡＲ
命令の場合、各命令の最初の２バイトをチェックするこ
とによってデータ依存性を発見することができる。各命
令の最初のバイトは命令のＯＰコードを含み、一方、第
２のバイトは命令オペランドを含むレジスタを識別す
る。従って、併合装置２９におけるフィールド置換ハー
ドウェアは、命令の特定のペアを識別し、上記２個の命
令が共通のオペランドで作動しているかどうかを決定し
なければならない。特に、かかる命令が最初に命令を類
別して、その後で所定のカテゴリー間の複合化を可能に
する規則に基づいて複合化される場合、併合装置２９は
それらの類別を識別し、オペランドレジスタの等価性を
テストすることが可能でなくてはならない。

【００５１】これらの条件は図７においてテストされ
る。左右の両命令のオペランドはそれぞれ、オペランド
デコーダ９１、９２で解読される。デコーダ９１が類別
１（ＣＡＴＩ）命令のみを探す場合、左手命令がその
類別に存在すると、その出力を活動化させることにな
る。右手デコーダ９２は、右手命令が類別１の命令と複
合化できる命令群の類別のうちの一個にあると、それぞ
れの信号を活動化させるものと仮定する。左手デコーダ
９１の出力はその後、複数ＡＮＤゲート９７、９８のう
ちの各々に送られて、各ＡＮＤゲートはさらに右手デコ
ーダ９２からそれぞれの類別妥当性検査信号を受取る。
オペランドテスト回路９４は、命令間のデータインター
ロックをテストするために、各オペランドからレジスタ
識別フィールド（ＲＡ及びＲＢと称する）を受取る。検
出器９４の出力は、第１の命令の第１のレジスタが第２
の命令の何れかのレジスタと同一である場合にのみ活動
化され、上記同一性は第１の命令の結果が第２の命令の
入力として論理的に要求されることを意味する。この出
力はまた、ＡＮＤゲート９７、９８にも送られる。ＯＲ
ゲート９９はＡＮＤゲート９７、９８の出力を収集し、
ＯＲゲート９９の出力はＣビットが１である場合に使用
可能となるＡＮＤゲート９０へ送られる。ＡＮＤゲート
９０の出力はゲート回路１００へ送られる。ゲート回路
１００は２つの入力を受取る。その一つは図６に示され
た置換回路に実質的に一致するマルチプレクサからの入
力で、二つめはハードウェアフィールド設定回路１０５
からの入力である。ハードウェアフィールド設定回路１
０５は、インターロック状況が発生すると、フィールド
Ｆを実行装置３６の３オペランド操作に適切な値にセッ
トするよう作動する。

【００５２】かくして、上記の２個の命令がＣＩＲＬ２
０とＣＩＲＲ２１内へロードされ、両方の命令が類別１
の命令であって、類別１の命令が複合可能であると仮定
する。右手命令のＯＰコードはデコーダ９２へ渡され、
命令のレジスタフィールド内容は検出器９４へ渡され
る。それと同時に、左手命令のＯＰコードはデコーダ９
１へ提供され、オペランドレジスタフィールド内容は検
出器９４へ提供される。左手命令は更新結果を格納する
ためにレジスタＲ１を活用し、右手命令はレジスタＲ１
の内容を使用しているので、インターロックが存在し、
回路１０５のフィールド値はＡＩＲ３２ａのＦフィール
ドへ入力されなければならない。このことは、デコーダ
９１と９２からのＣＡＴＩ出力の活動化及び、検出器
９４からの出力の活動化によって達成される。これによ
って、ＡＮＤゲート９７は活動化され、その出力はＯＲ
ゲート９９を介してＡＮＤゲート９０の入力に送られ
る。ＡＮＤゲート９０の出力はゲート１００の制御入力
へ送られる。ゲート１００は、ＯＲゲート９９の出力が
活動状態である時に回路１０５の出力を選択するように
設計されている。従って、フィールドＦはハードウェア
回路１０５によって決定される値に設定されるだろう。

【００５３】不等長のマイクロ命令シーケンスの併合対の命令のすべてが、同数のサイクルを実行しなければ
ならないわけではない。従って、併合装置内には不等長
のマイクロ命令シーケンスの併合を収容するための機構
を設ける必要がある。複合化プリプロセッサの本実施例
は、対の又は複合化の命令のすべてを１サイクル又は２
サイクルのマイクロ命令シーケンスに限定することが望
ましい。この点で、上記命令は１個又は２個のＥＸサイ
クルを要する。ペアリング（組み合わせ）に応じて、２
サイクルシーケンスの第１又は第２のＥＸサイクル中に
１サイクルマイクロ命令シーケンスが実行されなければ
ならない。左手命令は単一のサイクルを要する場合、即
座に実行することができる。然しながら、右手命令が単
一のサイクルを要する場合には、そのマイクロ命令は遅
れる。双方の場合において、シーケンスの終りを同一の
パイプラインクロック周期に同期させることによって不
等長が収容される。

【００５４】左手命令が単一の実行サイクルを要する場
合、各動作に対する第１のマイクロ命令は命令解読サイ
クルで取出され、ＡＩＲレジスタ３２ａで始まるパイプ
ライン中へ送られる。全てのマイクロコードシーケンス
の最後のマイクロ命令において、ＥＯＰビットは、次の
命令の解読を開始させるために、解読用ハードウエアに
合図するように設定される。単一サイクル命令の場合、
このフィールドは活動化される。ＭＣＳ２５内のそれぞ
れの潜在的に複合可能な単一サイクルマイクロ命令シー
ケンスの次のアドレスフィールドは、そのＥＯＰビット
セットを有する非演算（ＮＯＰ）マイクロ命令に指示す
る。ＮＯＰマイクロ命令のＮＸＡ値はＮＯＰマイクロ命
令に指示する。併合装置２９はこのＮＯＰマイクロ命令
をＭＣＳ２５から取出し、それを第２のサイクル中に対
の右手命令に対しＳＣＳ２７から取出された第２のマイ
クロ命令と併合する。ＮＯＰマイクロ命令は妨害なしに
他のマイクロ命令と併合することもできる。即ち、それ
はデータフロー機能を活用しないので、その制御フィー
ルドは非ＯＰコード又はデフォルトコードによりコード
化される。右手命令のシーケンスの最後のマイクロ命令
もまたそのＥＯＰビットセットを有し、ＥＯＰが両方の
シーケンスについて検出されると、複合命令は完了さ
れ、パイプラインは次の機械命令へと進む。

【００５５】ここに述べられた状況は図８に示され、Ｍ
ＣＳ２５とＳＣＳ２７の出力は２個の続くパイプライン
クロックの周期中に示される。これらの周期はｔ及びｔ
＋１と呼ばれる。左手命令は単一サイクル命令であり、
左手ＯＰコード（ＯＰＬ）に指示されるマイクロ命令
は、ＮＯＰ命令とそのＮＸＡフィールドに対するポイン
タと、そのＥＯＰビットセットと、左手命令実行用のそ
の制御フィールド内の適切な値によってコード化され
る。このマイクロ命令は、右手命令についてＳＣＳから
出力されるマルチサイクルシーケンスの第１のマイクロ
命令と同時にパイプラインクロック周期ｔでＭＣＳから
出力される。第１のＳＣＳマイクロ命令は右手命令のＯ
Ｐコード（ＯＰＲ）によって示されるアドレス位置にあ
る。第１のＳＣＳマイクロ命令のＮＸＡフィールドはシ
ーケンス中の次のマイクロ命令のアドレスに対するポイ
ンタＮＸＴを有し、そのＥＯＰビットは０に設定され、
その制御フィールドは実行装置３６に対して適切にコー
ド化される。パイプラインクロック周期ｔ＋１では、Ｎ
ＯＰ命令はＭＣＳから出力される一方、アドレスＮＸＴ
における命令がＳＣＳによって出力される。ここで、両
シーケンスに対するＥＯＰビットが設定され、併合装置
によるＥＮＤＯＰビットの生成が可能になり、次の機械
命令が取出される。

【００５６】図９は、図８に示されたシーケンス等化プ
ロセス中におけるＥＮＤＯＰ生成を実行するために必要
な論理を示している。図９において、併合装置２９はＭ
ＣＳ２５のＥＯＰフィールドでの値を受取るＡＮＤゲー
トを含む。また、ゲート１２４はＯＲゲート１２２も受
取る。ＯＲゲート１２２は、ＳＣＳ２５のＥＯＰを受取
ると同時に、１２０で反転されたＣビット値を受取る。
さて、単一実行サイクルを要する左手命令が１以上の実
行サイクルを要する右手命令によって複合化されるもの
と仮定する。左手命令のマイクロ命令シーケンスは単一
のマイクロ命令のみを必要とし、一方、右手命令のシー
ケンスは１以上のマイクロ命令を必要とする。パイプラ
インサイクル周期ｔの間、ＭＣＳからの第１のマイクロ
命令はＡＮＤゲート１２４に送られるＥＯＰを活動化さ
せる。然しながら、Ｃビットは１２０で反転されて、Ｓ
ＣＳ２５のＥＯＰビットはまだ設定されていない。その
ため、ＡＮＤゲート１２４の出力は低く、ＥＮＤＯＰ信
号を使用禁止にすることになる。パイプラインサイクル
周期ｔ＋１では、ＳＣＳ２５によって出力されたＥＯＰ
は活動化され、ＯＲゲート１２２の出力は上昇するの
で、これにより、ＡＮＤゲート１２４により出力される
ＥＮＤＯＰ信号は活動化される。ＥＮＤＯＰ信号の活動
化によって、次の機械命令の取出しは現在複合化された
ペアに必要なすべての実行サイクルの完了に同期化され
る。

【００５７】インバータ１２０の重要性は、ＣＩＲＲ２
１内に何ら妥当な命令が存在しない場合、ＳＣＳのＥＯ
Ｐがオンに強制されて、左手命令のマイクロ命令シーケ
ンスが完了されると、ＥＮＤＯＰ信号を生成するために
ＡＮＤゲート１２４を使用可能にするものであり、ＭＣ
Ｓ２５からのＥＯＰの活動化によって示される。

【００５８】ＭＣＳからのＮＯＰマイクロ命令をＳＣＳ
からのマイクロ命令シーケンスと併合するための技術と
メカニズムは図示の例に限定されるものではない。一般
的に、ＭＣＳシーケンスがＳＣＳシーケンスよりも短い
場合はいつも、ＮＯＰマイクロ命令をＭＣＳによって出
力されたマイクロ命令シーケンスに付加する方法を使用
することができる。ＮＯＰマイクロ命令のＮＸＡフィー
ルドがそれ自身に指示することで十分である。

【００５９】図９を別に具体化すると、ＭＣＳシーケン
サにより出力されたＥＯＰをラッチし、それをＥＯＰが
ＳＣＳシーケンスについても検出されるまでラッチ内で
保持することである。この期間において、併合マイクロ
命令のＭＣＳ制御によるフィールドはゼロ、又はＮＯＰ
デフォルト値に設定することができる。

【００６０】図１０は、一対の複合化命令の発信に応答
して、右手命令に対して生成されたマイクロ命令シーケ
ンスが左手命令のものよりも短い状態を示している。こ
の場合、右手ＯＰコード（ＯＰＲ）の解読は、左手命令
の第１の実行サイクルの後まで遅らされる。かかる遅延
の理由は、両方の命令が共用の資源に対するアクセスを
必要とするかどうかということにある。例えば、左手命
令がＲＸフォーマット加算（ＡＤＤ）である場合、２個
の実行サイクルが必要とされることになろう。第１の実
行サイクルは記憶装置からオペランドを取出し、一方、
第２の実行サイクルはそれらオペランドを加算すること
になろう。右手命令がＲＸフォーマットロード命令であ
ると仮定する。これは第２のオペランドがメモリから取
出されて、レジスタに配置される単一の実行サイクル命
令である。右手命令の単一のマイクロ命令シーケンスの
遅延は、ＲＸ加算命令の第１のサイクルとの資源競合を
回避するために必要とされる。右手命令の単一のマイク
ロ命令シーケンスが遅れて左手命令の２マイクロ命令シ
ーケンスのうちの最後のものと整合する場合の手順が図
１０に示される。第１のシーケンスの最初のマイクロ命
令は、左手オペランド（ＯＰＬ）を解読することによっ
てＭＣＳ２５から取得される。パイプラインクロック周
期ｔで利用可能なこのアドレスのマイクロ命令は、ＡＩ
Ｒ３２ａ内へ入力される。次のパイプラインクロック周
期（ｔ＋１）では、アドレスＮＸＴのマイクロ命令はＭ
ＣＳから利用可能である。右手命令のシーケンスの単一
のマイクロ命令は、右手命令（ＯＰＲ）のＯＰコードを
解読することによって取得されるＳＣＳアドレスにあ
る。左右の両命令はＣＩＲ１９に同時に入力されるの
で、右手命令のＯＰコードはパイプラインクロック周期
ｔにおいて利用可能である。この実施例では、併合装置
は資源競合の可能性の発生を検出して、パイプライン周
期ｔ＋１まで右手命令のＯＰコードを保持する。一方、
クロック周期ｔの間、ＳＣＳはアドレス指定位置におい
てマイクロ命令を出力し続ける。ＳＣＳからのマイクロ
命令の併合はパイプライン周期ｔの間で防止される。こ
のため、ＳＣＳからの１サイクルマイクロ命令の併合は
パイプライン周期ｔ＋１まで有効に遅らせられる。

【００６１】図１１は、図１０の手順の実行を示す。Ｃ
ＩＲＬ２０のＲＸ−フォーマット加算命令は「５Ａ」
（１６進数）に解読され、一方、ＲＸ−フォーマットロ
ード命令は「５８」へ解読されると仮定する。この場
合、デコーダ１２０と１２１の出力はそれぞれ活動化さ
れ、ＡＮＤゲート１２２の出力を活動化する。ＡＮＤゲ
ート１２２はカウンタ１２３へ送られ、同カウンタ１２
３はＯＰＲアドレスが遅らされるパイプラインクロック
周期の数をカウントする。この場合、１周期の遅れしか
必要でないのは、そのことはカウンタ１２３がラッチで
パイプラインクロック周期ｔ中にＡＮＤゲート１２２の
活動化によって設定されて、周期ｔ＋１の始めにリセッ
トされることを意味する。ＯＲゲート１２４は、対の命
令どうしの間の資源競合の発生を検出してその競合を補
償するために必要なクロック周期数をカウントダウンす
る他の回路の出力を収集する。ＯＲゲート１２４はそれ
に給電する資源競合検出回路に応答してその出力を活動
化する。この出力は、ＯＲゲートを活動化するそれぞれ
のカウンタによってカウントされる多数のパイプライン
サイクルクロック周期にわたって、活動状態にあること
になる。ホールド（保持）ＳＣＳＡＲ信号は資源競合を
解決するために必要とされる間活動状態にあることにな
ろう。この信号が活動化されている間は、ホールドクロ
ック回路はパイプラインクロックのＳＣＳＡＲ２６ｃへ
の提供を妨げることになろう。ホールドＳＣＳＡＲ信号
が非活動状態でない場合、クロックがＳＣＳＡＲへ提供
されて、その内容は変更される。これはＬＳＳＤラッチ
のペアＬ１／Ｌ２によって表わされる。この構成はパイ
プラインクロックが多相信号で、第１の位相がＣＳＡＲ
２６ｃの第１のラッチ部分Ｌ１に送られ、一方、第２の
位相が第２のラッチ部分Ｌ２へ送られることを仮定して
いる。ホールドクロック回路１２５はＳＣＳＡＲのＬ２
部分を作動するクロック位相の提供を阻止する。かくし
て、ＯＰコードがＣＩＲ２１の入力で利用可能な場合、
それは同じパイプラインクロック周期中にＳＣＳＡＲの
Ｌ１部分へラッチされる。その後、それは、ホールドク
ロック信号が活動状態の場合、ＳＣＳＡＲのＬ２部分に
保持される。ホールドＳＣＳＡＲ信号の非活動化に続い
て、ＳＣＳＡＲ２６ｃのＬ２部分は次の右手命令のＯＰ
コードをラッチし、ＳＣＳＡＲ２６ｃはアドレスＯＰＲ
をＳＣＳ２７へ提供する。

【００６２】以上、本発明を好適例に関して特に説明し
たが、同方法はスケール化可能な複合命令マシンにおけ
るマイクロコードの生成に焦点をあてたものであること
を理解すべきである。その他に、ＩＢＭシステム／３７
０によって実行されるもの以外のマシンレベル命令の集
合体を考えることができる。本発明の範囲は２個以上の
命令を含む複合命令群をも包含するものである。

【００６３】

【発明の効果】本発明は上記のように構成されているの
で、２個又はそれ以上の命令を実行時に先立って並列実
行するためにグループ化するスケール化可能な複合命令
集合マシンでマイクロコードを生成することができる。

【図面の簡単な説明】

【図１】複合化命令の組み合わせに対してマイクロコー
ドを生成するための装置を含むスケール化可能な複合命
令集合マシンのブロック図である。

【図２】複合化命令を送り出すために複合情報をどのよ
うに使用するかを示す部分概略図である。

【図３】本発明の装置の主要要素を示すブロック図であ
る。

【図４】複合命令レジスタの詳細を示す概略図である。

【図５】図３に示す装置において２個のマイクロ命令シ
ーケンスが一個の併合装置内でどのように併合されるか
を詳細に示す概略図である。

【図６】（ａ）及び（ｂ）は２個のマイクロ命令シーケ
ンスにおける一個のマイクロ命令からマイクロ命令フィ
ールド情報を選択するための併合装置の詳細を示す図で
ある。

【図７】ハードウェア源からマイクロ命令フィールド情
報を選択する併合装置の詳細を示す図である。

【図８】２個の不等長の併合マイクロ命令シーケンスが
第１の条件集合に応答して同時に終了された状態を示す
図である。

【図９】図８に示された機能を実行する併合装置の詳細
を示す概略図である。

【図１０】２個の不等長の併合マイクロ命令シーケンス
が第２の条件集合に応答して同時に終了された状態を示
す図である。

【図１１】図１０の手順を実行する併合装置の詳細を示
す概略図である。

【符号の説明】

２３マイクロコード生成器２４、２６制御記憶装置２９併合装置３４、３６実行装置

Claims

【特許請求の範囲】

【請求項１】命令が単独且つ並行して実行可能であり、
命令群の並列実行がその命令の実行に先立ち生成される
複合化情報によって表示されるコンピュータにおいて、
命令群に対しマイクロコードを生成するために装置であ
って、前記命令群のうちの最初の命令を実行するための、マイ
クロ命令の第１のシーケンスを提供する第１のマイクロ
命令記憶装置と、前記命令群の第２番目の命令を実行するための、マイク
ロ命令の第２のシーケンスを提供する第２のマイクロ命
令記憶装置と、前記複合化情報に応答して第１と第２のマイクロ命令の
シーケンスをマイクロ命令の合成シーケンスに結合する
ための、前記第１と前記第２のマイクロ命令記憶装置に
接続され、且つ、マイクロフィールド値信号を生成する
ためのハードウェアフィールド設定手段とハードウェア
フィールド設定手段からのマイクロ命令フィールド値、
マイクロ命令の第１のシーケンス、又はマイクロ命令の
第２のシーケンスを複合化情報に応じて前記マイクロ命
令の合成シーケンス内へ選択的に入力するためのハード
ウェア手段と第１と第２のマイクロ命令記憶装置とに接
続された多重化手段とを有する、併合手段と、前記マイクロ命令の合成シーケンスのパイプライン方式
実行のための、併合手段に接続された手段と、を含む命令群用マイクロコード生成装置。
【請求項２】前記第１のマイクロ命令のシーケンスは、
第１の命令の実行を制御する第１のフィールドと第２の
命令の実行を制御する第２のフィールドとを有するマイ
クロ命令を含み、前記パイプライン方式実行用手段はマイクロ命令を受取
るためのレジスタ手段を含み、前記併合手段は、マイクロ命令の第１又は第２のシーケ
ンスの何れかからのフィールド情報を複合化情報に応答
してマイクロ命令の第２のフィールド内へ入力するため
の、第１と第２のマイクロ命令記憶装置とレジスタ手段
とに接続された多重化手段を含む、請求項１記載の命令群用マイクロコード生成装置。
【請求項３】命令が単独又は並行して実行され、命令群
の並列実行は同命令を発するに先立って生成される複合
化情報によって指示されるコンピュータにおいて、少なくとも２個の命令と、複合化レジスタ手段内の命令
が同時に実行さるべきことを示す複合化情報と、を受取
る複合命令レジスタ手段と、複合命令レジスタ内の第１の命令に応答して、マイクロ
命令の第１のシーケンスを提供するための、前記複合命
令レジスタ手段に結合された第１のマイクロ命令記憶手
段であって、前記マイクロ命令の第１のシーケンスは、
前記命令群のうちの第１の命令の実行を制御する第１の
フィールドと、前記命令群のうちの第２の命令の実行を
制御する第２のフィールドとを有するマイクロ命令を含
む第１のマイクロ命令記憶手段と、命令群のうちの第２の命令を実行するためのマイクロ命
令の第２のシーケンスを提供するための、前記複合命令
レジスタに接続された第２のマイクロ命令記憶手段であ
って、前記マイクロ命令の第２のシーケンスは、マイク
ロ命令群のうちの第２の命令を実行するための信号を含
むフィールドを有するマイクロ命令を含む第２のマイク
ロ命令記憶手段と、マイクロ命令の第１と第２のシーケンスを複合化情報に
応答してマイクロ命令の合成シーケンス内に結合するた
めの前記第１と第２のマイクロ命令記憶手段と複合命令
レジスタ手段とに接続された併合手段であって、前記マ
イクロ命令の合成シーケンスは命令群の第１シーケンス
の第１と第２のフィールドを含み、第２のフィールドは
第２の命令を実行するための信号を含んでいる併合手段
と、マイクロ命令の合成シーケンスに応答して第１と第２の
命令を並行して実行するための、前記併合手段に接続さ
れたパイプライン方式実行手段と、を含むコンピュータにおける組合せ装置。
【請求項４】マイクロ命令の第１のシーケンスにおける
マイクロ命令の数とマイクロ命令の第２のシーケンスに
おけるマイクロ命令の数とは不等であり、前記併合手段
は複合化情報に応答してマイクロ命令の第１と第２のシ
ーケンスの完成を同期化させる手段を含む請求項３記載
のコンピュータにおける組合せ装置。
【請求項５】マイクロ命令の第１のシーケンスにおける
マイクロ命令の数とマイクロ命令の第２のシーケンスに
おけるマイクロ命令の数とが不等であり、前記併合手段
は第１と第２の命令に応答してマイクロ命令の第１と第
２のシーケンスの完成を同期化させる手段を含む請求項
３記載のコンピュータにおける組合せ装置。
【請求項６】前記同期化手段は少なくとも一つの非演算
マイクロ命令をマイクロ命令の第１のシーケンスに追加
するための手段を含む請求項５記載のコンピュータにお
ける組合せ装置。
【請求項７】前記同期化手段はマイクロ命令の第２のシ
ーケンスをマイクロ命令の第１のシーケンスに対して遅
延させるための手段を含む請求項５記載のコンピュータ
における組合せ装置。
【請求項８】前記併合手段は、第１と第２のマイクロ命
令シーケンスからのマイクロ命令フィールドを複合化情
報に応答して選択するための第１と第２のマイクロ命令
記憶手段に接続された多重化手段を含む請求項３記載の
コンピュータにおける組合せ装置。
【請求項９】前記併合手段は、マイクロ命令フィールド値信号を生成するためのハード
ウェアフィールド設定手段と、前記ハードウェアフィールド設定手段からのマイクロ命
令フィールド値、マイクロ命令の第１のシーケンス又は
マイクロ命令の第２のシーケンスを複合化情報に応答し
て第２のフィールド内へ選択的に入力するための前記ハ
ードウェアフィールド設定手段と第１と第２のマイクロ
命令記憶手段とに接続された多重化手段と、を含む請求項３記載のコンピュータにおける組合せ装
置。
【請求項１０】マイクロ命令の第１のシーケンス中のマ
イクロ命令の数とマイクロ命令の第２のシーケンス中の
マイクロ命令の数とが不等であり、前記併合手段は少な
くとも一つの非演算マイクロ命令をマイクロ命令の第１
のシーケンスに追加することによってマイクロ命令の第
１と第２のシーケンスの完成を複合化情報に応答して同
期化させる手段を含む請求項１記載の命令群用マイクロ
コード生成装置。
【請求項１１】マイクロ命令の第１のシーケンス中のマ
イクロ命令の数とマイクロ命令の第２のシーケンス中の
マイクロ命令の数とが不等であり、前記併合手段は、マ
イクロ命令の第２のシーケンスをマイクロ命令の第１の
シーケンスに対して遅延させることによって第１と第２
のマイクロ命令のシーケンスの完成を第１と第２の命令
に応答して同期化させる手段を含む請求項１の命令群用
マイクロコード生成装置。
【請求項１２】命令群が単独且つ並行して実行可能であ
って、命令群の並列実行を表示する信号を生成する手段
を含むコンピュータにおいて、命令群に対しマイクロコ
ードを生成するための装置であって、前記命令群のうちの最初の命令を実行するためのマイク
ロ命令の第１のシーケンスを提供する第１のマイクロ命
令記憶装置と、前記命令群のうちの第２の命令を実行するためのマイク
ロ命令の第２のシーケンスを提供する第２のマイクロ命
令記憶装置と、第１と第２のマイクロ命令シーケンスを上記信号に応答
してマイクロ命令の合成シーケンスに結合するための、
第１と第２のマイクロ命令記憶装置に接続された併合手
段と、マイクロ命令の合成シーケンスのパイプライン方式実行
のための、併合手段に接続された手段と、を含む命令群用マイクロコード生成装置。
【請求項１３】前記併合手段は、前記信号に応答して第
１と第２のマイクロ命令シーケンスからマイクロ命令フ
ィールドを選択するための、第１と第２のマイクロ命令
記憶装置に接続された多重化手段を含む請求項１２記載
の命令群用マイクロコード生成装置。
【請求項１４】前記併合手段は、マイクロ命令フィール
ド値信号を生成するハードウェアフィールド設定手段
と、前記ハードウェアフィールド設定手段からのマイクロ命
令フィールド、マイクロ命令の第１のシーケンス、又は
マイクロ命令の第２のシーケンスを前記信号に応答して
マイクロ命令の合成シーケンス内へ選択的に入力するた
めの前記ハードウェアフィールド設定手段と第１と第２
のマイクロ命令記憶装置とに接続された多重化手段と、を含む請求項１２記載の命令群用マイクロコード生成装
置。
【請求項１５】マイクロ命令の第１のシーケンスは、第
１の命令の実行を制御する第１のフィールドと第２の命
令の実行を制御する第２のフィールドとを有するマイク
ロ命令を含み、前記パイプライン方式実行用手段はマイクロ命令を受取
るためのレジスタ手段を含み、前記併合手段は、マイクロ命令の第１又は第２のシーケ
ンスのどちらかからのフィールド情報を前記信号に応答
してマイクロ命令の第２のフィールド内へ入力するため
の前記第１と第２のマイクロ命令記憶装置とレジスタ手
段とに接続された多重化手段を含む、請求項１２記載の命令群用マイクロコード生成装置。
【請求項１６】命令が単独又は並行して実行され、命令
群の並列処理が信号によって表示されるコンピュータに
おいて、同時に実行さるべき少なくとも２個の命令を受取る複合
命令レジスタ手段と、複合命令レジスタ手段内の第１命
令に応答してマイクロ命令の第１のシーケンスを提供す
るための、複合命令レジスタ手段に結合された第１のマ
イクロ命令記憶手段であって、前記マイクロ命令の第１
のシーケンスは第１命令の実行を制御する第１のフィー
ルドと複合命令レジスタ手段の第２の命令の実行を制御
する第２のフィールドとを有するマイクロ命令を含む第
１のマイクロ命令記憶手段と、第２の命令の実行用にマ
イクロ命令の第２のシーケンスを提供するための、複合
命令レジスタ手段に接続された第２のマイクロ命令記憶
手段であって、前記マイクロ命令の第２のシーケンスは
第２の命令を実行するための情報を含むフィールドを有
している第２のマイクロ命令記憶手段と、マイクロ命令の第１と第２のシーケンスを前記信号に応
答してマイクロ命令の合成シーケンスに結合するため
の、第１と第２のマイクロ命令記憶手段に接続された併
合手段であって、前記マイクロ命令の合成シーケンスは
命令の第１シーケンスの第１と第２のフィールドを含
み、第２のフィールドは第２の命令を実行するための情
報を含んでいる併合手段と、第１と第２の命令をマイクロ命令の合成シーケンスに応
答して並行して実行する併合手段に接続されたパイプラ
イン方式実行手段と、を含むコンピュータにおける組合せ装置。