JPS6186804A - エンジン電子制御装置 - Google Patents
エンジン電子制御装置Info
- Publication number
- JPS6186804A JPS6186804A JP20762884A JP20762884A JPS6186804A JP S6186804 A JPS6186804 A JP S6186804A JP 20762884 A JP20762884 A JP 20762884A JP 20762884 A JP20762884 A JP 20762884A JP S6186804 A JPS6186804 A JP S6186804A
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- Japan
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- cpu
- microcomputer
- voltage
- power supply
- clock signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、待機メモリ（スタンバイラム、５ＴＡＮＤ
ＢＹ ＲＡＭ）を有するマイクロコンピュータを用
いるエンジン電子制御装置に関し、詳しくは電源ＯＦＦ
時、および瞬断等においてもエンジンが停止しないエン
ジン電子制御ｌｌ装置に関するものである。
ＢＹ ＲＡＭ）を有するマイクロコンピュータを用
いるエンジン電子制御装置に関し、詳しくは電源ＯＦＦ
時、および瞬断等においてもエンジンが停止しないエン
ジン電子制御ｌｌ装置に関するものである。
［従来の技術１
大型計算機等では、電源の低下時に、最優先ｖ１込処理
をして、メモリの内容を保持することは、一般的に行な
われている。しかし、この技術を自動車用エンジン制御
に適用すると、問題が発生ずる。すなわち、コンピュー
タに接続された電源の低下の状態としては、通常の電源
ＯＦＦの場合の他に、瞬間的に電圧の低下を生じる場合
があり、このような場合にも、正常な動作に復帰する必
要がある。
をして、メモリの内容を保持することは、一般的に行な
われている。しかし、この技術を自動車用エンジン制御
に適用すると、問題が発生ずる。すなわち、コンピュー
タに接続された電源の低下の状態としては、通常の電源
ＯＦＦの場合の他に、瞬間的に電圧の低下を生じる場合
があり、このような場合にも、正常な動作に復帰する必
要がある。
従来、この種の装置として、特開ＯＮ ５ Ｂ−１２５
１０２号公報のものがあった。すなわち、同装置ではマ
イクロコンピュータへの電源電圧を検出する電圧検出手
段を設け、この検出手段がマイクロコンピュータ動作電
圧以上で、所定の設定値以下となったことを検出したと
き、マイクロコンピュータに割込処理を掛けて、プログ
ラム処理にて電源ＯＦＦ時および瞬断時におＧノるメモ
リ内容の保護を行なっている。
１０２号公報のものがあった。すなわち、同装置ではマ
イクロコンピュータへの電源電圧を検出する電圧検出手
段を設け、この検出手段がマイクロコンピュータ動作電
圧以上で、所定の設定値以下となったことを検出したと
き、マイクロコンピュータに割込処理を掛けて、プログ
ラム処理にて電源ＯＦＦ時および瞬断時におＧノるメモ
リ内容の保護を行なっている。
［発明が解決しようとする問題点］
しかし、上記従来技術では、電源ＯＦＦ時および瞬断時
のいずれの場合にも、すべてプログラムの内容によりメ
モリ内容の保持を行なっているため、プログラムが複雑
になるという欠点があった。
のいずれの場合にも、すべてプログラムの内容によりメ
モリ内容の保持を行なっているため、プログラムが複雑
になるという欠点があった。
本発明は、上記従来の欠点を解消するためになされたも
ので、電源ＯＦＦ時および瞬断時において、簡単なプロ
グラムでマイクロコンピュータの時機メモリへデータが
確実に保護されるとともに、瞬断時にエンジンが停止す
る状態をまぬがれることができるエンジン電子＄り罪装
置を提供することを目的とする。
ので、電源ＯＦＦ時および瞬断時において、簡単なプロ
グラムでマイクロコンピュータの時機メモリへデータが
確実に保護されるとともに、瞬断時にエンジンが停止す
る状態をまぬがれることができるエンジン電子＄り罪装
置を提供することを目的とする。
Ｌ問題点を解決するための手段］
上記目的を達成するためになされ・た本発明の構成は、
直流電源Ａに接続され、かつ待機メモリを設けたマイク
ロコンピュータＢと、上記直流電源Ａが所定の設定電圧
以下で上記マイクロコンピュータＢの動作電圧以上の電
圧となったことを検出したとき、上記マイクロコンピュ
ータＢに割込（３号を発生する電圧検出手段Ｃと、マイ
クロコンピュータＢからのタイムクロック信号を受け、
このタイムクロック信号が消滅したとぎ、マイクロコン
ピュータＢにリセット信号を供給するウォッチドッグ回
路りを具備し、上記マイクロコンピュータＢが、上記割
込信号を受けたとき、上記待機メモリの内容が保持され
る処理を行なうとともに、上記タイムクロック信号の供
給を停止するように構成されたことを特徴とする。
直流電源Ａに接続され、かつ待機メモリを設けたマイク
ロコンピュータＢと、上記直流電源Ａが所定の設定電圧
以下で上記マイクロコンピュータＢの動作電圧以上の電
圧となったことを検出したとき、上記マイクロコンピュ
ータＢに割込（３号を発生する電圧検出手段Ｃと、マイ
クロコンピュータＢからのタイムクロック信号を受け、
このタイムクロック信号が消滅したとぎ、マイクロコン
ピュータＢにリセット信号を供給するウォッチドッグ回
路りを具備し、上記マイクロコンピュータＢが、上記割
込信号を受けたとき、上記待機メモリの内容が保持され
る処理を行なうとともに、上記タイムクロック信号の供
給を停止するように構成されたことを特徴とする。
［作用］
本発明の構成によれば、電源ＯＦＦ時および瞬断時のい
ずれの場合にも、電圧検出手段からの割込信号により、
マイクロコンピュータのデータを待機メモリで保持して
、データの保護を行なうとともに、瞬断時にウォッチド
ッグ回路からリセット信号をマイクロコンピュータへ供
給し、マイクロコンピュータの動作を正常に復帰させる
。
ずれの場合にも、電圧検出手段からの割込信号により、
マイクロコンピュータのデータを待機メモリで保持して
、データの保護を行なうとともに、瞬断時にウォッチド
ッグ回路からリセット信号をマイクロコンピュータへ供
給し、マイクロコンピュータの動作を正常に復帰させる
。
［実施例］
以下、本発明の一実施例を図面にしたがって説明する。
第２図において、１は直流電源、２はこの直流′電源１
にイグニッションスイッチ３を介して接続されて、５Ｖ
の定電圧Ｖ１をマイクロコンピュータ４（以下、ＣＰＩ
Ｊと称す。）に供給する安定化電源回路、５は上記ＣＰ
Ｕ４からのタイムクロック信号［を受けて、常時ＣＰＵ
４の動作が正常か否かを検出覆るウォッチドッグ回路、
６は電圧検出回路で、この検出回路６の一方の入力端子
７は、直流電源１に接続され、他方の入力端子８は、Ｃ
ＰＵ４の動作電圧以上における所定の設定電圧Ｖａに設
定された比較電源（図示省略）に接続されている。Ｌ記
構出回路６は、直流電源１の電源電圧Ｖが設定電圧ｖａ
より低下したとぎ、ＣＰＵ４に割込信号ＮＭＩを供給す
るように構成されている。上記ＣＰＵ４には、電源に接
続された時機メモリ（図示省略）が内蔵されている。
にイグニッションスイッチ３を介して接続されて、５Ｖ
の定電圧Ｖ１をマイクロコンピュータ４（以下、ＣＰＩ
Ｊと称す。）に供給する安定化電源回路、５は上記ＣＰ
Ｕ４からのタイムクロック信号［を受けて、常時ＣＰＵ
４の動作が正常か否かを検出覆るウォッチドッグ回路、
６は電圧検出回路で、この検出回路６の一方の入力端子
７は、直流電源１に接続され、他方の入力端子８は、Ｃ
ＰＵ４の動作電圧以上における所定の設定電圧Ｖａに設
定された比較電源（図示省略）に接続されている。Ｌ記
構出回路６は、直流電源１の電源電圧Ｖが設定電圧ｖａ
より低下したとぎ、ＣＰＵ４に割込信号ＮＭＩを供給す
るように構成されている。上記ＣＰＵ４には、電源に接
続された時機メモリ（図示省略）が内蔵されている。
上記構成の各回路では、第３図および第５図に示すよう
な、各信号が送受されており、第３図はイグニッション
スイッチ３の開成による電源ＯＦＦによる場合、第５図
は電源瞬断時による場合をそれぞれ示す。図において、
■１は安定化電源回路２の出力電圧、ＮＩＶｌｒは電圧
検出回路６の割込信号、ｔはタイムクロック信号、ＲＥ
はウォッチドッグ回路５からＣＰＬＩ４へ送られるリセ
ット信号である。
な、各信号が送受されており、第３図はイグニッション
スイッチ３の開成による電源ＯＦＦによる場合、第５図
は電源瞬断時による場合をそれぞれ示す。図において、
■１は安定化電源回路２の出力電圧、ＮＩＶｌｒは電圧
検出回路６の割込信号、ｔはタイムクロック信号、ＲＥ
はウォッチドッグ回路５からＣＰＬＩ４へ送られるリセ
ット信号である。
つぎに、上記構成の動作について説明する。
まず、直流電源１の電源電圧■が第３図に示すように、
徐々に低下する場合について説明する。
徐々に低下する場合について説明する。
イグニッションスイッチ３を開成し、電源電圧Ｖが時刻
ｔ１から徐々に低下し、一方安定化電源回路２の定電圧
Ｖ１は５■の正常な電圧に維持された状態で、時刻ｔ２
にて電源電圧Ｖが電圧検出回路６の入力端子８の設定電
圧Ｖａより低下したとき、該検出回路６から出力信号が
発生し、これがＣＰＵ４の割込信号ＮＭ［となってＣＰ
Ｕ４に入カされる。ＣＰＵ４では、この割込（８号ＮＭ
Ｉを受けて、第４図のプログラムが実行される。第４図
において、まずステップ２０にて待機メモリの内容を維
持するような処理が行なわれ、ついでステップ３０にて
自分の番地にジャンプする、いわゆるダイナミックスト
ップ処理が行なわれる。このダイナミックストップ処理
を行なっている間に、電源電圧Ｖはしだいに低下し、Ｃ
ＰＵ４はその機能を停止する。
ｔ１から徐々に低下し、一方安定化電源回路２の定電圧
Ｖ１は５■の正常な電圧に維持された状態で、時刻ｔ２
にて電源電圧Ｖが電圧検出回路６の入力端子８の設定電
圧Ｖａより低下したとき、該検出回路６から出力信号が
発生し、これがＣＰＵ４の割込信号ＮＭ［となってＣＰ
Ｕ４に入カされる。ＣＰＵ４では、この割込（８号ＮＭ
Ｉを受けて、第４図のプログラムが実行される。第４図
において、まずステップ２０にて待機メモリの内容を維
持するような処理が行なわれ、ついでステップ３０にて
自分の番地にジャンプする、いわゆるダイナミックスト
ップ処理が行なわれる。このダイナミックストップ処理
を行なっている間に、電源電圧Ｖはしだいに低下し、Ｃ
ＰＵ４はその機能を停止する。
ところで、ウォッチドッグ回路５は、ＣＰＵ４の正常動
作時にタイムクロック信号ｔを受けて、リセット信号Ｒ
ＥをＣＰＵ４に送らないが、上記ダイナミックストップ
処理を行なっているときには、タイムクロック信号ｔは
消滅する。これにより、ウォッチドッグ回路５からリセ
ット信号ＲＥがＣＰＵ４に送出されるが、このとき電源
電圧がまだ十分に低下していないとぎは、ＣＰＵ４にリ
セット信号ＲＥが送られ、ＣＰＵ４がリセットされるこ
ともあるが、いずれにしても最終的にＣＰＵ４は、電源
電圧Ｖの低下により機能が停止する。
作時にタイムクロック信号ｔを受けて、リセット信号Ｒ
ＥをＣＰＵ４に送らないが、上記ダイナミックストップ
処理を行なっているときには、タイムクロック信号ｔは
消滅する。これにより、ウォッチドッグ回路５からリセ
ット信号ＲＥがＣＰＵ４に送出されるが、このとき電源
電圧がまだ十分に低下していないとぎは、ＣＰＵ４にリ
セット信号ＲＥが送られ、ＣＰＵ４がリセットされるこ
ともあるが、いずれにしても最終的にＣＰＵ４は、電源
電圧Ｖの低下により機能が停止する。
つぎに、第５図に示すような、電源電圧Ｖが瞬間的に低
下する場合について説明する。第５図において電源電圧
Ｖが時刻ｔ１１から低下し、時刻ｔ１２にて設定電圧Ｖ
ａまで低下したとき、第３図の場合と同様に、電圧検出
回路６から割込信号ＮＭＩがＣＰＵ４に供給され、第４
図に示すように、待機メモリの維持およびダイナミック
ストップ処理が行なわれる。ついで、電源電圧Ｖが元の
電圧にまで上昇したとき、安定化電源回路２の定電圧Ｖ
１は、５Ｖの正常な電圧を維持しているため、ＣＰＵ４
はダイナミックストップ処理を繰り返すことになり、こ
の状態から脱出づる必要がある。
下する場合について説明する。第５図において電源電圧
Ｖが時刻ｔ１１から低下し、時刻ｔ１２にて設定電圧Ｖ
ａまで低下したとき、第３図の場合と同様に、電圧検出
回路６から割込信号ＮＭＩがＣＰＵ４に供給され、第４
図に示すように、待機メモリの維持およびダイナミック
ストップ処理が行なわれる。ついで、電源電圧Ｖが元の
電圧にまで上昇したとき、安定化電源回路２の定電圧Ｖ
１は、５Ｖの正常な電圧を維持しているため、ＣＰＵ４
はダイナミックストップ処理を繰り返すことになり、こ
の状態から脱出づる必要がある。
ところで、ＣＰＵ４がダイナミックストップ処理を行な
っているとき、ＣＰＵ４のタイムクロック信号【は、時
刻ｔ１３にて消滅するから、時刻ｔ１４にてウォッチド
ッグ回路５からＣＰＵ４にリセット信号ＲＥが送出され
る。これにより、ＣＰＵ４は、ダイナミックストップ処
理から脱出し、正常な動作状態に復帰する。
っているとき、ＣＰＵ４のタイムクロック信号【は、時
刻ｔ１３にて消滅するから、時刻ｔ１４にてウォッチド
ッグ回路５からＣＰＵ４にリセット信号ＲＥが送出され
る。これにより、ＣＰＵ４は、ダイナミックストップ処
理から脱出し、正常な動作状態に復帰する。
したがって、ウォッチドッグ回路５を設けることにより
、第５図に示すような、電源瞬断時にも、ＣＰＵ４は待
機メモリのデータ内容を維持するとともに、動作機能を
回復して、エンジンが停止することもない。
、第５図に示すような、電源瞬断時にも、ＣＰＵ４は待
機メモリのデータ内容を維持するとともに、動作機能を
回復して、エンジンが停止することもない。
しかも、ＣＰＵ４で処理されるプログラムは、第４図に
示すように、特機メモリの内容を維持するステップと、
ダイナミックストップ処理を有するだけでよいので、プ
ログラムが簡単になる。
示すように、特機メモリの内容を維持するステップと、
ダイナミックストップ処理を有するだけでよいので、プ
ログラムが簡単になる。
なお、上記実施例では、ＣＰＵ４が割込信号ＮＭＩを受
けたとき、ダイナミックストップ処理を行なったが、こ
れに限らず、割込信号ＮＭ＋を受けたとき、ウォッチド
ッグ回路５ヘタイムクロツク信号ｔを停止させるような
処理、たとえばＨ△ＬＴ命令を用いてもよい。
けたとき、ダイナミックストップ処理を行なったが、こ
れに限らず、割込信号ＮＭ＋を受けたとき、ウォッチド
ッグ回路５ヘタイムクロツク信号ｔを停止させるような
処理、たとえばＨ△ＬＴ命令を用いてもよい。
［発明の効果］
以上説明したように、本発明によれば、電源ＯＦＦ時お
よび瞬断時において、簡単なプログラムでマイクロコン
ピュータのデータが待機メ［りにより保護されるととも
に、瞬断時に、エンジンが停止してしまう事態をまぬが
れることができる。
よび瞬断時において、簡単なプログラムでマイクロコン
ピュータのデータが待機メ［りにより保護されるととも
に、瞬断時に、エンジンが停止してしまう事態をまぬが
れることができる。
第１図は本発明の構成を示すブロック図、第２図は本発
明の一実施例を示すブロック図、第３図は同実施例の動
作を示すタイムチャート、第４図は同実施例によるフロ
ーチャート、第５図は同実施例の動作を説明するタイム
チャートである。 Ａ・・・直流電源 Ｂ・・・マイクロコンピュータ（ＣＰＵ）Ｃ・・・電圧
検出手段 Ｄ・・・ウォッチドッグ回路 ■・・・電源電圧 ＮＭＩ・・・割込信号 ｔ・・・タイムクロック信号 ＲＥ・・・リセット信号
明の一実施例を示すブロック図、第３図は同実施例の動
作を示すタイムチャート、第４図は同実施例によるフロ
ーチャート、第５図は同実施例の動作を説明するタイム
チャートである。 Ａ・・・直流電源 Ｂ・・・マイクロコンピュータ（ＣＰＵ）Ｃ・・・電圧
検出手段 Ｄ・・・ウォッチドッグ回路 ■・・・電源電圧 ＮＭＩ・・・割込信号 ｔ・・・タイムクロック信号 ＲＥ・・・リセット信号
Claims (1)
- 【特許請求の範囲】 直流電源に接続され、かつ待機メモリを設けたマイク
ロコンピュータと、 上記直流電源が所定の設定電圧以下で上記マイクロコン
ピュータの動作電圧以上の電圧となったことを検出した
とき、上記マイクロコンピュータに割込信号を発生する
電圧検出手段と、 マイクロコンピュータからのタイムクロック信号を受け
、このタイムクロック信号が消滅したとき、マイクロコ
ンピュータにリセット信号を供給するウォッチドッグ回
路とを具備し、 上記マイクロコンピュータは、上記割込信号を受けたと
き上記待機メモリの内容を保持するとともに、上記タイ
ムクロック信号を供給しないように構成したことを特徴
とするエンジン電子制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20762884A JPS6186804A (ja) | 1984-10-03 | 1984-10-03 | エンジン電子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20762884A JPS6186804A (ja) | 1984-10-03 | 1984-10-03 | エンジン電子制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6186804A true JPS6186804A (ja) | 1986-05-02 |
Family
ID=16542941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20762884A Pending JPS6186804A (ja) | 1984-10-03 | 1984-10-03 | エンジン電子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6186804A (ja) |
-
1984
- 1984-10-03 JP JP20762884A patent/JPS6186804A/ja active Pending
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