JP2778299B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP2778299B2 JP2778299B2 JP21526791A JP21526791A JP2778299B2 JP 2778299 B2 JP2778299 B2 JP 2778299B2 JP 21526791 A JP21526791 A JP 21526791A JP 21526791 A JP21526791 A JP 21526791A JP 2778299 B2 JP2778299 B2 JP 2778299B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- control means
- power failure
- reset signal
- Prior art date
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Description
【０００１】
【産業上の利用分野】この発明は、フロッピーディスク
あるいはハードディスク等の周辺装置を具備したプログ
ラマブルコントローラ（以下ＰＣと称する）に関するも
のである。
あるいはハードディスク等の周辺装置を具備したプログ
ラマブルコントローラ（以下ＰＣと称する）に関するも
のである。
【０００２】
【従来の技術】図４は、従来のＰＣの具体的構成を示す
ブロック図であり、図において、１はマイクロプロセッ
サ（以下ＣＰＵと称する）、２はＰＣのプログラムを格
納するメモリであるＲＯＭ、３は演算作業用メモリであ
るＲＡＭ、４はフロッピーディスクあるいはハードディ
スクからなる補助記憶装置５に対する書き込み、読み取
りの各動作を制御する制御回路、６はこれらＣＰＵ１及
び制御回路４とＰＣとを接続するためのインターフェー
ス（以下Ｉ／Ｆと称する）である。１１は交流電圧を二
次電圧、例えばＡＣ３０Ｖに変換するトランス、１２は
二次電圧からＰＣの電源となる直流の定電圧、例えばＤ
Ｃ５Ｖ１０２を発生する定電圧発生回路、１３は直流電
圧値を検出しその値がある一定値（例えばＤＣ４．７５
Ｖ）より低下した場合にリセット信号１０３を出力する
電圧検出回路で、このリセット信号１０３はＣＰＵ１と
制御回路４のリセット端子にそれぞれ入力している。
ブロック図であり、図において、１はマイクロプロセッ
サ（以下ＣＰＵと称する）、２はＰＣのプログラムを格
納するメモリであるＲＯＭ、３は演算作業用メモリであ
るＲＡＭ、４はフロッピーディスクあるいはハードディ
スクからなる補助記憶装置５に対する書き込み、読み取
りの各動作を制御する制御回路、６はこれらＣＰＵ１及
び制御回路４とＰＣとを接続するためのインターフェー
ス（以下Ｉ／Ｆと称する）である。１１は交流電圧を二
次電圧、例えばＡＣ３０Ｖに変換するトランス、１２は
二次電圧からＰＣの電源となる直流の定電圧、例えばＤ
Ｃ５Ｖ１０２を発生する定電圧発生回路、１３は直流電
圧値を検出しその値がある一定値（例えばＤＣ４．７５
Ｖ）より低下した場合にリセット信号１０３を出力する
電圧検出回路で、このリセット信号１０３はＣＰＵ１と
制御回路４のリセット端子にそれぞれ入力している。
【０００３】次に動作について説明する。ＣＰＵ１はＲ
ＯＭ２に格納されたプログラムに従って、Ｉ／Ｆ６に接
続されたＰＣ（図示せず）のデータを補助記憶装置５に
読み出したり、ＰＣに補助記憶装置５のデータを書き込
んだりしている。すなわち、ＰＣのデータを読み出して
補助記憶装置５に格納する場合には、Ｉ／Ｆ６を介して
読み出したデータを一旦ＲＡＭ３に格納し、かかるデー
タを制御回路４に転送して、ＣＰＵ１の書き込み指令に
より補助記憶装置５のディスクに書き込んでいる。
ＯＭ２に格納されたプログラムに従って、Ｉ／Ｆ６に接
続されたＰＣ（図示せず）のデータを補助記憶装置５に
読み出したり、ＰＣに補助記憶装置５のデータを書き込
んだりしている。すなわち、ＰＣのデータを読み出して
補助記憶装置５に格納する場合には、Ｉ／Ｆ６を介して
読み出したデータを一旦ＲＡＭ３に格納し、かかるデー
タを制御回路４に転送して、ＣＰＵ１の書き込み指令に
より補助記憶装置５のディスクに書き込んでいる。
【０００４】また、逆に補助記憶装置５から必要なデ−
タを読み出してＰＣへ書き込む場合は、ＣＰＵ１は必要
とするデ−タが格納されているアドレスを制御回路４に
指定して、かつ読み込み指令を与えると、補助記憶装置
５から必要なデ−タが制御回路４を経由してＲＡＭ３に
格納され、かかるＲＡＭ３に格納されたデ−タをＩ／Ｆ
６を介してＰＣに書き込んでいる。
タを読み出してＰＣへ書き込む場合は、ＣＰＵ１は必要
とするデ−タが格納されているアドレスを制御回路４に
指定して、かつ読み込み指令を与えると、補助記憶装置
５から必要なデ−タが制御回路４を経由してＲＡＭ３に
格納され、かかるＲＡＭ３に格納されたデ−タをＩ／Ｆ
６を介してＰＣに書き込んでいる。
【０００５】本従来例によれば、直流電圧１０２が正常
範囲（例えばＤＣ４．７５〜５Ｖ）にある場合、リセッ
ト信号１０３はＨレベルとなるため、ＣＰＵ１と制御回
路４はリセットされず通常の動作を行い、また、直流電
圧１０２が異常電圧（例えばＤＣ４．７５Ｖ以下）にな
ると、リセット信号１０３はＬレベルとなり、ＣＰＵ１
と制御回路４はリセット状態になる。
範囲（例えばＤＣ４．７５〜５Ｖ）にある場合、リセッ
ト信号１０３はＨレベルとなるため、ＣＰＵ１と制御回
路４はリセットされず通常の動作を行い、また、直流電
圧１０２が異常電圧（例えばＤＣ４．７５Ｖ以下）にな
ると、リセット信号１０３はＬレベルとなり、ＣＰＵ１
と制御回路４はリセット状態になる。
【０００６】それ故に、直流電圧１０２が正常範囲にあ
る場合のみ、ＰＣからデ−タを読み出して補助記憶装置
５に書き込んだり、また逆に補助記憶装置５に格納され
ている別のデ−タを読み出してＰＣに書き込むことが可
能となる。もちろん、この時の読み出し、書き込みの手
順はあらかじめＲＯＭ２に格納され、読み出したデ−タ
を一時的に格納するためにＲＡＭ３が使用される。
る場合のみ、ＰＣからデ−タを読み出して補助記憶装置
５に書き込んだり、また逆に補助記憶装置５に格納され
ている別のデ−タを読み出してＰＣに書き込むことが可
能となる。もちろん、この時の読み出し、書き込みの手
順はあらかじめＲＯＭ２に格納され、読み出したデ−タ
を一時的に格納するためにＲＡＭ３が使用される。
【０００７】
【発明が解決しようとする課題】従来のＰＣは以上のよ
うに構成されているので、補助記憶装置５に対する書き
込み動作中に、何かの原因で電源電圧が低下し、電圧検
出回路からリセット信号が出力された場合に、デ−タの
書き込み動作が中断されることとなり、この結果、デ−
タの破壊が生ずるという問題点があった。
うに構成されているので、補助記憶装置５に対する書き
込み動作中に、何かの原因で電源電圧が低下し、電圧検
出回路からリセット信号が出力された場合に、デ−タの
書き込み動作が中断されることとなり、この結果、デ−
タの破壊が生ずるという問題点があった。
【０００８】この発明はかかる問題点を解決するために
なされたもので、フロッピ−ディスクあるいはハ−ドデ
ィスクなどの補助記憶装置等に対する制御動作中に、リ
セット信号が出力された場合においても、リセット動作
に伴う不具合を防止できるようにしたＰＣを得ることを
目的とする。
なされたもので、フロッピ−ディスクあるいはハ−ドデ
ィスクなどの補助記憶装置等に対する制御動作中に、リ
セット信号が出力された場合においても、リセット動作
に伴う不具合を防止できるようにしたＰＣを得ることを
目的とする。
【０００９】
【課題を解決するための手段】この発明に係るＰＣは、
所定のプログラムに基づき制御対象を制御する制御手段
と、交流電源から駆動電源としての直流電源電圧を発生
させ、上記交流電源供給断後も上記直流電源電圧を所定
時間供給する定電圧発生手段と、上記交流電源の停電を
検出し、上記制御手段に対して今後の新たな処理を中止
させる割り込み命令を出力する停電検出手段と、上記定
電圧発生手段からの上記直流電源電圧の電圧低下を検出
し、上記制御手段に対してリセット信号を出力する電圧
検出手段と、を備えたものである。
所定のプログラムに基づき制御対象を制御する制御手段
と、交流電源から駆動電源としての直流電源電圧を発生
させ、上記交流電源供給断後も上記直流電源電圧を所定
時間供給する定電圧発生手段と、上記交流電源の停電を
検出し、上記制御手段に対して今後の新たな処理を中止
させる割り込み命令を出力する停電検出手段と、上記定
電圧発生手段からの上記直流電源電圧の電圧低下を検出
し、上記制御手段に対してリセット信号を出力する電圧
検出手段と、を備えたものである。
【００１０】また、所定のプログラムに基づき制御対象
を制御する制御手段と、交流電源から駆動電源としての
直流電源電圧を発生させ、上記交流電源供給断後も上記
直流電源電圧を所定時間供給する定電圧発生手段と、上
記交流電源の停電を検出し、上記制御手段に対して今後
の新たな処理を中止させる割り込み命令を出力する停電
検出手段と、この停電検出手段により上記交流電源の停
電を検出してから、所定時間後に上記制御手段に対して
リセット信号を出力する電圧検出手段と、を備えたもの
である。
を制御する制御手段と、交流電源から駆動電源としての
直流電源電圧を発生させ、上記交流電源供給断後も上記
直流電源電圧を所定時間供給する定電圧発生手段と、上
記交流電源の停電を検出し、上記制御手段に対して今後
の新たな処理を中止させる割り込み命令を出力する停電
検出手段と、この停電検出手段により上記交流電源の停
電を検出してから、所定時間後に上記制御手段に対して
リセット信号を出力する電圧検出手段と、を備えたもの
である。
【００１１】
【作用】この発明においては、交流電源の停電検出に伴
う割り込み命令を制御手段に対して出力することにより
制御手段の今後の動作を中断させ、しかも制御手段に対
するリセット信号を、直流電源電圧低下に伴い出力させ
ることにより制御手段の動作中断から所定時間遅延さ
せ、制御手段が現在行っている処理のみは継続させる。
う割り込み命令を制御手段に対して出力することにより
制御手段の今後の動作を中断させ、しかも制御手段に対
するリセット信号を、直流電源電圧低下に伴い出力させ
ることにより制御手段の動作中断から所定時間遅延さ
せ、制御手段が現在行っている処理のみは継続させる。
【００１２】また、交流電源の停電検出に伴う停電検出
回路からの割り込み命令を制御手段に対して出力するこ
とにより制御手段の今後の動作を中断させ、しかも電圧
検出手段から制御手段に対するリセット信号を、割り込
み命令が出力されてから所定時間遅延させて出力するこ
とにより、制御手段が現在行っている処理のみは継続さ
せる。
回路からの割り込み命令を制御手段に対して出力するこ
とにより制御手段の今後の動作を中断させ、しかも電圧
検出手段から制御手段に対するリセット信号を、割り込
み命令が出力されてから所定時間遅延させて出力するこ
とにより、制御手段が現在行っている処理のみは継続さ
せる。
【００１３】
【実施例】実施例１．図１ はこの発明の一実施例を示すブロック図である。図
において、符号１〜６及び１１〜１３は従来のものと同
様である。１４はトランス１１の出力側に接続された瞬
時停電検出回路で、電源に瞬時の停電が生じたときにこ
れを検出して瞬停信号１２０がＨレベルからＬレベルに
変化する。そして、この瞬停信号１２０はＣＰＵ１のノ
ン・マスカブルの割込端子（以下ＮＭＩ端子と称する）
に入力している。
において、符号１〜６及び１１〜１３は従来のものと同
様である。１４はトランス１１の出力側に接続された瞬
時停電検出回路で、電源に瞬時の停電が生じたときにこ
れを検出して瞬停信号１２０がＨレベルからＬレベルに
変化する。そして、この瞬停信号１２０はＣＰＵ１のノ
ン・マスカブルの割込端子（以下ＮＭＩ端子と称する）
に入力している。
【００１４】次に実施例の動作について説明する。な
お、ＣＰＵ１及び補助記憶制御回路４ の動作は、基本的
に従来と同様であるから、この発明の特徴とするリセッ
ト動作について説明する。ＣＰＵ１が制御回路４を介し
補助記憶装置５にあるデータを書き込もうとしていると
き、図２に示すように時間ｔ1 の瞬停が発生すると、検
出回路１４が瞬停信号１２０を発生する。ここで、時間
ｔ2 は瞬停信号１２０が発生するまでの遅延時間であ
り、通常は数ミリ秒に設定してある。従って、瞬停時間
ｔ1 がその遅延時間ｔ2 より短い場合は、瞬停信号はＨ
レベルのままであり、しかもＣＰＵ１などの電源電圧１
０２も正常範囲にあるため、なんの問題も発生しない。
お、ＣＰＵ１及び補助記憶制御回路４ の動作は、基本的
に従来と同様であるから、この発明の特徴とするリセッ
ト動作について説明する。ＣＰＵ１が制御回路４を介し
補助記憶装置５にあるデータを書き込もうとしていると
き、図２に示すように時間ｔ1 の瞬停が発生すると、検
出回路１４が瞬停信号１２０を発生する。ここで、時間
ｔ2 は瞬停信号１２０が発生するまでの遅延時間であ
り、通常は数ミリ秒に設定してある。従って、瞬停時間
ｔ1 がその遅延時間ｔ2 より短い場合は、瞬停信号はＨ
レベルのままであり、しかもＣＰＵ１などの電源電圧１
０２も正常範囲にあるため、なんの問題も発生しない。
【００１５】次に、瞬停時間が１０ミリ秒前後の場合、
瞬停信号１２０がＨレベルからＬレベルに変化し、ＣＰ
Ｕ１は最優先で実行中の仕事、すなわち補助記憶装置５
に対するデータの書き込み動作を中断し、ＮＭＩ処理を
実行する。このＮＭＩ処理では、ＣＰＵ１は瞬停中か否
かのチェックを行っている。従って、電源が復帰する
と、遅延時間ｔ3 （通常２〜３ミリ秒）後に瞬停信号１
２０はＨレベルとなり、ＮＭＩ処理を終了して補助記憶
装置５に対する書き込み動作を再開する。しかし、電源
電圧が０ボルトに低下するまでの時間ｔ4 は、通常瞬停
時間よりも長く保持されているので、電圧検出回路１３
から出力されるリセット信号１０３はアクティブとなら
ず、ＣＰＵ１及び制御回路４はリセットされないため、
この時も問題はない。
瞬停信号１２０がＨレベルからＬレベルに変化し、ＣＰ
Ｕ１は最優先で実行中の仕事、すなわち補助記憶装置５
に対するデータの書き込み動作を中断し、ＮＭＩ処理を
実行する。このＮＭＩ処理では、ＣＰＵ１は瞬停中か否
かのチェックを行っている。従って、電源が復帰する
と、遅延時間ｔ3 （通常２〜３ミリ秒）後に瞬停信号１
２０はＨレベルとなり、ＮＭＩ処理を終了して補助記憶
装置５に対する書き込み動作を再開する。しかし、電源
電圧が０ボルトに低下するまでの時間ｔ4 は、通常瞬停
時間よりも長く保持されているので、電圧検出回路１３
から出力されるリセット信号１０３はアクティブとなら
ず、ＣＰＵ１及び制御回路４はリセットされないため、
この時も問題はない。
【００１６】次に、瞬停時間ｔ1 が１０ミリ前後より大
きい場合について説明する。この場合、瞬停信号１２０
による動作は上述した瞬停時間ｔ1 が１０数ミリ秒前後
における動作と同様であって、リセット信号１０３が出
力する点において動作が異なる。すなわち、瞬停が発生
してリセット信号１０３がアクティブになる時間ｔ5
が、補助記憶装置５にデータを書き込み中に発生する
と、データ破壊が生じるが、この発明では、補助記憶装
置５にデータを書き込んだ後にリセット信号１０３がア
クティブになるように構成されている。すなわち、ＣＰ
Ｕ１は瞬停時間ｔ1 に基づく瞬停信号１２０によって
ＮＭＩ処理を実行しているため、ＮＭＩ処理では新規な
コマンドを制御回路４に与えず、制御回路４のコマンド
に対する処理時間の最大処理時間Ｔ（図示せず）以上に
リセットアクティブ時間ｔ5 を設定しておけば、制御回
路４の書き込み動作終了後にリセット信号１０３がアク
ティブとなるため、補助記憶装置５への書き込みデータ
も破壊されない。
きい場合について説明する。この場合、瞬停信号１２０
による動作は上述した瞬停時間ｔ1 が１０数ミリ秒前後
における動作と同様であって、リセット信号１０３が出
力する点において動作が異なる。すなわち、瞬停が発生
してリセット信号１０３がアクティブになる時間ｔ5
が、補助記憶装置５にデータを書き込み中に発生する
と、データ破壊が生じるが、この発明では、補助記憶装
置５にデータを書き込んだ後にリセット信号１０３がア
クティブになるように構成されている。すなわち、ＣＰ
Ｕ１は瞬停時間ｔ1 に基づく瞬停信号１２０によって
ＮＭＩ処理を実行しているため、ＮＭＩ処理では新規な
コマンドを制御回路４に与えず、制御回路４のコマンド
に対する処理時間の最大処理時間Ｔ（図示せず）以上に
リセットアクティブ時間ｔ5 を設定しておけば、制御回
路４の書き込み動作終了後にリセット信号１０３がアク
ティブとなるため、補助記憶装置５への書き込みデータ
も破壊されない。
【００１７】ここで、最大処理時間Ｔは、ＣＰＵ１の種
類や使用するソフトウエア、さらには制御回路４の種類
により、一義的に決定されるものであるため、定電圧発
生回路１２より出力される電源電圧１０２の保持時間を
コンデンサ容量をアップすることなどにより、下式が簡
単に実現できることは言うまでもない。最大処理時間Ｔ
＜リセットアクティブ時間ｔ5 ・・・・（１）また、瞬
停が図２に示すように復帰した場合、電源電圧は保証電
圧以下（たとえば４Ｖ）となっても、リセット信号１０
３がアクティブとなっているため、なんら問題はなく、
また、電源電圧が徐々に上昇しても（たとえばＤＣ４Ｖ
から５Ｖ）、電源電圧が正常電圧（たとえばＤＣ４．７
５Ｖ）になってからある一定時間はリセット信号がアク
ティブになっているため、なんら動作に問題はない。こ
こで、一定時間は図２においてリセット復帰時間ｔ6 で
示している。
類や使用するソフトウエア、さらには制御回路４の種類
により、一義的に決定されるものであるため、定電圧発
生回路１２より出力される電源電圧１０２の保持時間を
コンデンサ容量をアップすることなどにより、下式が簡
単に実現できることは言うまでもない。最大処理時間Ｔ
＜リセットアクティブ時間ｔ5 ・・・・（１）また、瞬
停が図２に示すように復帰した場合、電源電圧は保証電
圧以下（たとえば４Ｖ）となっても、リセット信号１０
３がアクティブとなっているため、なんら問題はなく、
また、電源電圧が徐々に上昇しても（たとえばＤＣ４Ｖ
から５Ｖ）、電源電圧が正常電圧（たとえばＤＣ４．７
５Ｖ）になってからある一定時間はリセット信号がアク
ティブになっているため、なんら動作に問題はない。こ
こで、一定時間は図２においてリセット復帰時間ｔ6 で
示している。
【００１８】次に、補助記憶装置５に対する書き込み中
に、過って電源をＯＦＦした場合について説明する。こ
の場合も瞬停信号１２０の動作は、瞬時停電時と同様で
ある。しかし、リセット信号１０３は瞬停の長さに関係
なく毎回確実にアクティブとなるが、上記（１）式が成
立するため、同様な理由により、補助記憶装置５のデー
タ破壊は生じない。
に、過って電源をＯＦＦした場合について説明する。こ
の場合も瞬停信号１２０の動作は、瞬時停電時と同様で
ある。しかし、リセット信号１０３は瞬停の長さに関係
なく毎回確実にアクティブとなるが、上記（１）式が成
立するため、同様な理由により、補助記憶装置５のデー
タ破壊は生じない。
【００１９】なお、この実施例においては、ＣＰＵ１へ
の割り込みをＮＭＩ端子に入力したが、通常のマスク可
能な割り込み処理としてもよいし、ハイアクティブとし
てもよい。また、電圧検出回路１３は直流の電源電圧を
検出してリセット信号を出力する構成としたが、瞬停信
号の変化に基づきタイマー等によって時間を設定し、上
記（１）式を成立させてもよい。また、リセット信号１
０３はＣＰＵ１と制御回路４にのみ入力しているが、他
のブロックあるいは図に示さない他の機能ブロックに入
力しても同様の効果がある。
の割り込みをＮＭＩ端子に入力したが、通常のマスク可
能な割り込み処理としてもよいし、ハイアクティブとし
てもよい。また、電圧検出回路１３は直流の電源電圧を
検出してリセット信号を出力する構成としたが、瞬停信
号の変化に基づきタイマー等によって時間を設定し、上
記（１）式を成立させてもよい。また、リセット信号１
０３はＣＰＵ１と制御回路４にのみ入力しているが、他
のブロックあるいは図に示さない他の機能ブロックに入
力しても同様の効果がある。
【００２０】
【発明の効果】この発明は以上のように構成されている
ので、電源に予期せぬ停電が発生しても、制御手段に基
づき現在行われている処理は引き続き行ない、処理が停
電により強制的に終了させられることがなくデータの破
壊等のリセット動作に伴う不具合を未然に防止できる。
ので、電源に予期せぬ停電が発生しても、制御手段に基
づき現在行われている処理は引き続き行ない、処理が停
電により強制的に終了させられることがなくデータの破
壊等のリセット動作に伴う不具合を未然に防止できる。
【図１】 この発明の実施例１を示すブロック図であ
る。
る。
【図２】 この発明の実施例１の動作パターンを示す図
である。
である。
【図３】 この発明の実施例１の動作フロー図である。
【図４】 従来のプログラマブルコントローラのブロッ
ク図である。
ク図である。
１ 中央処理装置（ＣＰＵ） ２ ＲＯＭ ３ ＲＡＭ ４ 補助記憶装置制御回路 ５ 補助記憶装置 ６ ＰＣインターフェース １１ トランス １２ 定電圧発生回路 １３ 電圧検出回路 １４ 瞬停検出回路 １０２ 直流電圧 １０３ リセット信号 １２０ 瞬停信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−166617（ＪＰ，Ａ) 特開 平２−42508（ＪＰ，Ａ) 実開 昭64−42467（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 19/00 - 19/05
Claims (2)
- 【請求項１】 所定のプログラムに基づき制御対象を制
御する制御手段と、交流電源から駆動電源としての直流
電源電圧を発生させ、上記交流電源供給断後も上記直流
電源電圧を所定時間供給する定電圧発生手段と、 上記交流電源の停電を検出し、上記制御手段に対して今
後の新たな処理を中止させる割り込み命令を出力する停
電検出手段と、 上記定電圧発生手段からの上記直流電源電圧の電圧低下
を検出し、上記制御手段に対してリセット信号を出力す
る電圧検出手段と、 を備えたことを特徴とするプログラマブルコントロー
ラ。 - 【請求項２】 所定のプログラムに基づき制御対象を制
御する制御手段と、 交流電源から駆動電源としての直流電源電圧を発生さ
せ、上記交流電源供給断後も上記直流電源電圧を所定時
間供給する定電圧発生手段と、 上記交流電源の停電を検出し、上記制御手段に対して今
後の新たな処理を中止させる割り込み命令を出力する停
電検出手段と、 この停電検出手段により上記交流電源の停電を検出して
から、所定時間後に上記制御手段に対してリセット信号
を出力する電圧検出手段と、 を備えたことを特徴とするプログラマブルコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21526791A JP2778299B2 (ja) | 1991-08-27 | 1991-08-27 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21526791A JP2778299B2 (ja) | 1991-08-27 | 1991-08-27 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553618A JPH0553618A (ja) | 1993-03-05 |
| JP2778299B2 true JP2778299B2 (ja) | 1998-07-23 |
Family
ID=16669481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21526791A Expired - Lifetime JP2778299B2 (ja) | 1991-08-27 | 1991-08-27 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778299B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472179B1 (ko) * | 1997-08-11 | 2005-07-07 | 삼성전자주식회사 | 시스템구성데이터를안전하게저장하는컴퓨터및방법 |
| JP5838103B2 (ja) * | 2012-02-17 | 2015-12-24 | 株式会社日立製作所 | 電子装置、ソフトエラー耐性評価システム及び評価方法 |
-
1991
- 1991-08-27 JP JP21526791A patent/JP2778299B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553618A (ja) | 1993-03-05 |
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