JPS62173670A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS62173670A JPS62173670A JP61016317A JP1631786A JPS62173670A JP S62173670 A JPS62173670 A JP S62173670A JP 61016317 A JP61016317 A JP 61016317A JP 1631786 A JP1631786 A JP 1631786A JP S62173670 A JPS62173670 A JP S62173670A
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- 238000001514 detection method Methods 0.000 claims description 2
- 101100327917 Caenorhabditis elegans chup-1 gene Proteins 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000004092 self-diagnosis Methods 0.000 description 2
- 101001129784 Autographa californica nuclear polyhedrosis virus Per os infectivity factor 0 Proteins 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- OJIJEKBXJYRIBZ-UHFFFAOYSA-N cadmium nickel Chemical compound [Ni].[Cd] OJIJEKBXJYRIBZ-UHFFFAOYSA-N 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は人出力制御装置に関し、特に中央処理袋Ｔｌか
ら出力された指令に従って磁気ディスク装置のり一ド／
ライト動作を制御する入出力制御装置に関する。
ら出力された指令に従って磁気ディスク装置のり一ド／
ライト動作を制御する入出力制御装置に関する。
−Ｃにマイクロプログラム制御の入出力制御装置は、中
央処理装置から出力された指令に応答して動作する。こ
の指令としては、ライト命令やリード命令がある。
央処理装置から出力された指令に応答して動作する。こ
の指令としては、ライト命令やリード命令がある。
従来、磁気ディスク装置と中央処理装置間でデータ転送
を行う場合、中央処理’ＡＮから入出力側？１１装置に
１旨令が出されると、入出力制御装置はこの指令を解読
して磁気ディスク装置に対して必要なコマンドを送出し
、ダイレクトメモリアクセスデータ転送の制御を行って
データ転送を実行する。
を行う場合、中央処理’ＡＮから入出力側？１１装置に
１旨令が出されると、入出力制御装置はこの指令を解読
して磁気ディスク装置に対して必要なコマンドを送出し
、ダイレクトメモリアクセスデータ転送の制御を行って
データ転送を実行する。
データ転送が終了すると、入出力制御装置は動作が終了
した旨を中央処理装置に対して割込みにより通知する。
した旨を中央処理装置に対して割込みにより通知する。
従来の人出力制御’Ｗｉ？２では、ライト動作（中央処
理装置から磁気ディスク装置へのデータ転送）時にシス
テムの電源が瞬断や停電等により断した場合には、第６
図に示すように、決められたデータ長を書き終わらない
うちに途中でライト動作が中断するので、ライト中のセ
クタのデータ破壊を生じる。また、中央処理装置でも入
出力制御装置でも、電源が断になると実行していた動作
の情報が全てクリア（消失）されてしまう。
理装置から磁気ディスク装置へのデータ転送）時にシス
テムの電源が瞬断や停電等により断した場合には、第６
図に示すように、決められたデータ長を書き終わらない
うちに途中でライト動作が中断するので、ライト中のセ
クタのデータ破壊を生じる。また、中央処理装置でも入
出力制御装置でも、電源が断になると実行していた動作
の情報が全てクリア（消失）されてしまう。
上述した従来の入出力制御装置は、ライト動作時に発生
したシステム電源の瞬断や停電等の電源断によりセクタ
のデータ破壊を生じ、このため電源が復旧しシステムが
立ち上がった後にソフトウェアがデータ破壊を生じたセ
クタを正常セクタとして誤ってリードするとリードエラ
ーが発生し、システム障害を起こすという欠点がある。
したシステム電源の瞬断や停電等の電源断によりセクタ
のデータ破壊を生じ、このため電源が復旧しシステムが
立ち上がった後にソフトウェアがデータ破壊を生じたセ
クタを正常セクタとして誤ってリードするとリードエラ
ーが発生し、システム障害を起こすという欠点がある。
本発明の目的は、上述の点に鑑み、システムの電源の瞬
断や停電等によりデータ破壊されたセクタをデータが復
旧するまでリードし得ないようにしてシステム障害を未
然に回避できるようにした入出力制御装置を提供するこ
とにある。
断や停電等によりデータ破壊されたセクタをデータが復
旧するまでリードし得ないようにしてシステム障害を未
然に回避できるようにした入出力制御装置を提供するこ
とにある。
〔問題点を解決するための手段〕
本発明の入出力制御装置は、中央処理装置からの指令に
より磁気ディスク装置のリード動作およびライト動作の
制御を行う入出力制御装置において、電圧降下を監視す
る電圧監視回路と、この電圧監視回路での電圧効果検出
時に動作制御を行っていた前記磁気ディスク装置のユニ
ット番号、シリンダ番号、トラック番号、セクタ番号お
よび電圧降下指示フラグを含む情報を格納するＦＩＦＯ
と、このＦＴＦＯをバフテリバックアップするバッテリ
回路とを有する。
より磁気ディスク装置のリード動作およびライト動作の
制御を行う入出力制御装置において、電圧降下を監視す
る電圧監視回路と、この電圧監視回路での電圧効果検出
時に動作制御を行っていた前記磁気ディスク装置のユニ
ット番号、シリンダ番号、トラック番号、セクタ番号お
よび電圧降下指示フラグを含む情報を格納するＦＩＦＯ
と、このＦＴＦＯをバフテリバックアップするバッテリ
回路とを有する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す構成図である。本実
施例の入出力制御装置（以下、ＤＫＣと略記する）２は
、バスを介して中央処理装置（以下、ＣＰＵと略記する
）１に接続されるとともに複数台の磁気ディスク装置（
以下、ＤＫＵと略記する）３に接続されている。
施例の入出力制御装置（以下、ＤＫＣと略記する）２は
、バスを介して中央処理装置（以下、ＣＰＵと略記する
）１に接続されるとともに複数台の磁気ディスク装置（
以下、ＤＫＵと略記する）３に接続されている。
本実施例のＤＫＣ２は−ダイレクトメモリアクセス（Ｄ
ＭＡ）制御回路１０１と、バス制御回路１０２と、マイ
クロプロセッサ１０３と、プログラマブルリードオンリ
メモリ （以下、ＦＲＯＭと略記する）１０４ と、ゲ
ート１０５と、デバイス制御回路１０６と、ランダムア
クセスメモリ （以下、ＲＡＭと略記する）１０７と、
０ＭＯ３構造を有するＰＩＦｏｌｏＢと、電源監視回路
１０９と、ＦＩＦＯ１０８をバフテリバックアップする
バッテリ回路１１０とから構成されている。
ＭＡ）制御回路１０１と、バス制御回路１０２と、マイ
クロプロセッサ１０３と、プログラマブルリードオンリ
メモリ （以下、ＦＲＯＭと略記する）１０４ と、ゲ
ート１０５と、デバイス制御回路１０６と、ランダムア
クセスメモリ （以下、ＲＡＭと略記する）１０７と、
０ＭＯ３構造を有するＰＩＦｏｌｏＢと、電源監視回路
１０９と、ＦＩＦＯ１０８をバフテリバックアップする
バッテリ回路１１０とから構成されている。
第２図を参照すると、バッテリ回路１１０は、ニッケル
カドミウム電池でなるバックアップバッテリＢと、コン
デンサＣ１と、抵抗Ｒ１〜Ｒ３と、トランジスタＴ１お
よびＴ２とから構成されている。バックアップバッテリ
Ｂの正極ならびに負極は、ＰＩＦ０１０８の動作電圧入
力端子■。ならびにグランド端子ＧＮＤにそれぞれ接続
されている。
カドミウム電池でなるバックアップバッテリＢと、コン
デンサＣ１と、抵抗Ｒ１〜Ｒ３と、トランジスタＴ１お
よびＴ２とから構成されている。バックアップバッテリ
Ｂの正極ならびに負極は、ＰＩＦ０１０８の動作電圧入
力端子■。ならびにグランド端子ＧＮＤにそれぞれ接続
されている。
このバッテリ回路１１０は、トランジスタＴ１のオフ時
にハフクアップバソテリ已によってＰＩＦ０１０８をバ
フテリバックアップする。
にハフクアップバソテリ已によってＰＩＦ０１０８をバ
フテリバックアップする。
第３図を参照すると、電圧監視回路１０９は、電圧検出
器１１３と、抵抗Ｒ４〜Ｒ６と、コンデンサＣ２とから
構成されている。なお、符号２０１は電圧監視回路１０
９からマイクロプロセッサ１０３に接続された電圧降下
割込み線を示す。この電圧監視回路１０９は、電源電圧
が降下すると電圧検出器１１３がこれを検知して電圧降
下割込み線２０１を駆動するようになっている。
器１１３と、抵抗Ｒ４〜Ｒ６と、コンデンサＣ２とから
構成されている。なお、符号２０１は電圧監視回路１０
９からマイクロプロセッサ１０３に接続された電圧降下
割込み線を示す。この電圧監視回路１０９は、電源電圧
が降下すると電圧検出器１１３がこれを検知して電圧降
下割込み線２０１を駆動するようになっている。
第４図を参照すると、ＰＩＦｏｌｏＢには、電圧降下が
あったことを示す電圧降下指示フラグと、ＤＫＵ３に対
するリードかライトかを示すリード／ライト表示フラグ
（以下、Ｒ／Ｗフラグと略記する）と、ＤＫＵ３のユニ
ット番号と、シリンダ番号と、トラック番号と、セクタ
番号と、動作開始時のシリンダ番号と、動作開始時のト
ラック番号と、動作開始時のセクタ番号とが格納される
ようになっている。なお、電圧降下指示フラグは“ｌ”
のときに電圧降下があったことを示し、Ｒ／Ｗフラグは
′１”のときにライト動作であることを示す。
あったことを示す電圧降下指示フラグと、ＤＫＵ３に対
するリードかライトかを示すリード／ライト表示フラグ
（以下、Ｒ／Ｗフラグと略記する）と、ＤＫＵ３のユニ
ット番号と、シリンダ番号と、トラック番号と、セクタ
番号と、動作開始時のシリンダ番号と、動作開始時のト
ラック番号と、動作開始時のセクタ番号とが格納される
ようになっている。なお、電圧降下指示フラグは“ｌ”
のときに電圧降下があったことを示し、Ｒ／Ｗフラグは
′１”のときにライト動作であることを示す。
第５図を参照すると、本実施例のＤＫＣ２における処理
は、ライト中かどうかを判定する判定ステップ５０１
と、デバイス制御回路１０６およびハス制御回路１０２
のクリアステ・ノブ５０２と、ＤＭＡ制御回路１０１か
らのメモリアドレス／カウント値の引取りステップ５０
３と、シリンダおよびトラックの生成ステップ５０４
と、ＦＩＦＯ１０８へのフラグ等の必要情報格納ステッ
プ５０５と、自己診断ステップ５０６と、ＦＴＰ０１０
８のチェックステ・ノブ５０７と、フラグ判定ステップ
５０８と、ステータス編集ステップ５０９と、ＣＰＵＩ
からの指令検出ステップ５１０と、電源断ステータス判
定ステップ５１１ と、制御情報の引取りステップ５１
２と、パラメータの生成およびセットステップ５１３と
、リード／ライト動作ステップ５１４と、終了判定ステ
ップ５１５と、終了ステータス編集ステップ５１６とか
らなる。
は、ライト中かどうかを判定する判定ステップ５０１
と、デバイス制御回路１０６およびハス制御回路１０２
のクリアステ・ノブ５０２と、ＤＭＡ制御回路１０１か
らのメモリアドレス／カウント値の引取りステップ５０
３と、シリンダおよびトラックの生成ステップ５０４
と、ＦＩＦＯ１０８へのフラグ等の必要情報格納ステッ
プ５０５と、自己診断ステップ５０６と、ＦＴＰ０１０
８のチェックステ・ノブ５０７と、フラグ判定ステップ
５０８と、ステータス編集ステップ５０９と、ＣＰＵＩ
からの指令検出ステップ５１０と、電源断ステータス判
定ステップ５１１ と、制御情報の引取りステップ５１
２と、パラメータの生成およびセットステップ５１３と
、リード／ライト動作ステップ５１４と、終了判定ステ
ップ５１５と、終了ステータス編集ステップ５１６とか
らなる。
次に、このように構成された本実施例の入出力制御装置
の動作について説明する。
の動作について説明する。
ＤＫＣ２は、ＣＰＵＩからライト命令を受は取ると、Ｃ
ＰＵＩから必要な制御情報を引き取り、ＲＡＭ１０７に
格納する（ステップ５１２）。次に、動作に必要なパラ
メータを生成してｏ Ｍ Ａ ＩＩＩ御回路１０１には
アドレス７カウント値、デバイス制御回路１０６にはユ
ニット番号、シリンダ番号、トラック番号、セクタ番号
等をセットしくステップ５１３）、ＤＭＡ制御回路１０
１ とバス制御回路１０２とに起動をかけてＤＭＡデー
タ転送を開始する（ステップ５１４）。
ＰＵＩから必要な制御情報を引き取り、ＲＡＭ１０７に
格納する（ステップ５１２）。次に、動作に必要なパラ
メータを生成してｏ Ｍ Ａ ＩＩＩ御回路１０１には
アドレス７カウント値、デバイス制御回路１０６にはユ
ニット番号、シリンダ番号、トラック番号、セクタ番号
等をセットしくステップ５１３）、ＤＭＡ制御回路１０
１ とバス制御回路１０２とに起動をかけてＤＭＡデー
タ転送を開始する（ステップ５１４）。
電圧監視回路１０９は電源電圧＋５ＶＤＣを常時監視し
ており、電源電圧が＋４．８ＶＤＣ以下（抵抗Ｒ５およ
びＲ６の値を変えることによって可変）になると、マイ
クロプロセッサ１０３に電圧降下割込み線２０１を介し
て割り込む。
ており、電源電圧が＋４．８ＶＤＣ以下（抵抗Ｒ５およ
びＲ６の値を変えることによって可変）になると、マイ
クロプロセッサ１０３に電圧降下割込み線２０１を介し
て割り込む。
マイクロプロセッサ１０３は、電源断の割込みが発生す
るとライト動作中かどうかを判断しくステップ５０１）
、動作していない時またはリード動作中の時はこの割込
みを無視する。ライト動作中ならばデバイス制御回路１
０６およびバス制御回路１０２をクリアしくステップ５
０２ ＞ 、ライト動作を中断する。
るとライト動作中かどうかを判断しくステップ５０１）
、動作していない時またはリード動作中の時はこの割込
みを無視する。ライト動作中ならばデバイス制御回路１
０６およびバス制御回路１０２をクリアしくステップ５
０２ ＞ 、ライト動作を中断する。
次に、ＤＭＡ制御回路１０１からアドレス／カウント値
を引き取り、中断した時点のシリンダ番号、トラック番
号およびセクタ番号を、バラメークの初期値と［）ＭＡ
制御回路１０１からアドレス／カウント値との差より計
算する（ステップ５０４）。続いて、この計算した動作
中断時のシリンダ番号、トラック番号およびセクタ番号
とＲＡＭ１０７に記憶しているパラメータ（Ｒ／Ｗフラ
グ、ユニット番号、動作開始時のシリンダ番号、トラッ
ク番号およびセクタ番号をＰＩＦ０１０８に格納する（
ステップ５０５）。
を引き取り、中断した時点のシリンダ番号、トラック番
号およびセクタ番号を、バラメークの初期値と［）ＭＡ
制御回路１０１からアドレス／カウント値との差より計
算する（ステップ５０４）。続いて、この計算した動作
中断時のシリンダ番号、トラック番号およびセクタ番号
とＲＡＭ１０７に記憶しているパラメータ（Ｒ／Ｗフラ
グ、ユニット番号、動作開始時のシリンダ番号、トラッ
ク番号およびセクタ番号をＰＩＦ０１０８に格納する（
ステップ５０５）。
バフテリ回路１１０は、電源電圧＋５ＶＤＣが＋４．５
ＶＤＣ以下（抵抗Ｒ１およびＲ２の値を変えることによ
って可変）になると、トランジスタＴＩがオフし、バソ
クアノプバソテリＢからの電圧がＦ Ｉ Ｆ ０１０８
ニ供給されるノテ、ＰＩＦ０１０８の内容は電源電圧
＋５ＶＤＣが無くなっても消えることなく保持される。
ＶＤＣ以下（抵抗Ｒ１およびＲ２の値を変えることによ
って可変）になると、トランジスタＴＩがオフし、バソ
クアノプバソテリＢからの電圧がＦ Ｉ Ｆ ０１０８
ニ供給されるノテ、ＰＩＦ０１０８の内容は電源電圧
＋５ＶＤＣが無くなっても消えることなく保持される。
電源が復旧する（あるいは再投入される）と、電圧監視
回路１０９の電圧降下割込み線２０１はリセノ１−され
、バッテリ回路１１０のトランジスタＴ１カオンシ、Ｆ
Ｉ Ｆ ０１０８ ニハＴｉａ電圧＋５ ＶＤＣの供
給が再開され、バックアノプハソテリＢは充電状態にな
る。
回路１０９の電圧降下割込み線２０１はリセノ１−され
、バッテリ回路１１０のトランジスタＴ１カオンシ、Ｆ
Ｉ Ｆ ０１０８ ニハＴｉａ電圧＋５ ＶＤＣの供
給が再開され、バックアノプハソテリＢは充電状態にな
る。
ＤＫＣ２は、電圧降下割込み線２０１がリセットされる
と自己診断を行い（ステップ５０６）、続いてＰＩＦ０
１０８の状態チェックを行う （ステップ５０７）。
と自己診断を行い（ステップ５０６）、続いてＰＩＦ０
１０８の状態チェックを行う （ステップ５０７）。
次に、電圧降下指示フラグの判定を行い（ステップ５０
８）、電圧降下指示フラグが“１′であればＰＩＦｏｌ
ｏＢの内容をＲＡＭ１０７に移送するとともに、ＣＰＵ
Ｉへの割込みステータスを編集する（ステップ５０９）
。
８）、電圧降下指示フラグが“１′であればＰＩＦｏｌ
ｏＢの内容をＲＡＭ１０７に移送するとともに、ＣＰＵ
Ｉへの割込みステータスを編集する（ステップ５０９）
。
ＣＰＵＩから電源復旧後の最初の指令がくるとくステッ
プ５１０）、ＤＫＣ２はＣＰＵＩが立ち上がったと判断
し、電源断ステータスの有無を判定して（ステップ５１
１）、電源断ステータスが有る場合にはＣＰｔＪｌに割
込みを発生し、ＰＩＦｏｌｏＢの内容をＣＰＵ１に転送
する。ＣＰＵＩはこの内容を保持し、破壊されたセクタ
の内容が復旧されるまではこのセクタに対するリード命
令を禁止する。
プ５１０）、ＤＫＣ２はＣＰＵＩが立ち上がったと判断
し、電源断ステータスの有無を判定して（ステップ５１
１）、電源断ステータスが有る場合にはＣＰｔＪｌに割
込みを発生し、ＰＩＦｏｌｏＢの内容をＣＰＵ１に転送
する。ＣＰＵＩはこの内容を保持し、破壊されたセクタ
の内容が復旧されるまではこのセクタに対するリード命
令を禁止する。
電源断ステータスが無い場合には、すでに述べたステッ
プ５１２以下のステップが実行される。
プ５１２以下のステップが実行される。
ステップ５１４のライト／リード動作が正常に終了する
くステップ５１５）と、次に終了ステータスが編集され
てＲＡＭ１０７に格納され（ステップ５１６）、ＣＰＵ
Ｉに割込みが行われて正常終了が通知される。
くステップ５１５）と、次に終了ステータスが編集され
てＲＡＭ１０７に格納され（ステップ５１６）、ＣＰＵ
Ｉに割込みが行われて正常終了が通知される。
ＤＫＣ２は、ＣＰＵＩよりＦＩＦＯ１０８の内容と一致
するセクタにライト指令が送られてきたときには、ＰＩ
Ｆ０１０８の内容をクリアする。
するセクタにライト指令が送られてきたときには、ＰＩ
Ｆ０１０８の内容をクリアする。
以上説明したように本発明は、システムの電源の瞬断ま
たは停電によりデータ破壊されたセクタにはこのセクタ
がデータ復旧するまではリードが行われないようにする
ことにより、ファイルの不完全更新による矛盾によって
生しるシステム障害を回避できるという効果がある。
たは停電によりデータ破壊されたセクタにはこのセクタ
がデータ復旧するまではリードが行われないようにする
ことにより、ファイルの不完全更新による矛盾によって
生しるシステム障害を回避できるという効果がある。
第１図は本発明の一実施例を示す構成図、第２図は第１
図中に示したバッテリ回路をさらに詳細に示す回路図、 第３図は第１図中に示した電圧監視回路をさらに詳細に
示す回路図、 第４図は第１閏中に示したＦＩＦＯに格納される情報を
示す図、 第５図は第１図に示した入出力制御装置の動作を示す流
れ図、 第６図はシステム電源断の発生とライトセクタとの関係
を例示する図である。 図において、 １・・・中央処理装置（ＣＰ Ｕ）、 ２・・・入出力制御装置（ＤＫＣ）、 ３・・・磁気ディスク装置（Ｄ Ｋ Ｕ）、１０１
・・ＤＭＡ制御回路、 １０２ ・・バス制御回路、 １０３ ・・マイクロプロセッサ、 １０４ ・・ＦＲＯＭ、 １０５ ・ ・ゲート、 １０６ ・・デバイス制御回路、 １０７ ・・ＲＡＭ。 １０８ ・・ＦＩＦｏ。 １０９ ・・電圧監視回路、 １１０ ・・バッテリ回路、 ２０１ ・・電圧降下割込み線である。
図中に示したバッテリ回路をさらに詳細に示す回路図、 第３図は第１図中に示した電圧監視回路をさらに詳細に
示す回路図、 第４図は第１閏中に示したＦＩＦＯに格納される情報を
示す図、 第５図は第１図に示した入出力制御装置の動作を示す流
れ図、 第６図はシステム電源断の発生とライトセクタとの関係
を例示する図である。 図において、 １・・・中央処理装置（ＣＰ Ｕ）、 ２・・・入出力制御装置（ＤＫＣ）、 ３・・・磁気ディスク装置（Ｄ Ｋ Ｕ）、１０１
・・ＤＭＡ制御回路、 １０２ ・・バス制御回路、 １０３ ・・マイクロプロセッサ、 １０４ ・・ＦＲＯＭ、 １０５ ・ ・ゲート、 １０６ ・・デバイス制御回路、 １０７ ・・ＲＡＭ。 １０８ ・・ＦＩＦｏ。 １０９ ・・電圧監視回路、 １１０ ・・バッテリ回路、 ２０１ ・・電圧降下割込み線である。
Claims (1)
- 【特許請求の範囲】 中央処理装置からの指令により磁気ディスク装置のリー
ド動作およびライト動作の制御を行う入出力制御装置に
おいて、 電圧降下を監視する電圧監視回路と、 この電圧監視回路での電圧降下検出時に動作制御を行っ
ていた前記磁気ディスク装置のユニット番号、シリンダ
番号、トラック番号、セクタ番号および電圧降下指示フ
ラグを含む情報を格納するＦＩＦＯと、 このＦＩＦＯをバッテリバックアップするバッテリ回路
と、 を有することを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016317A JPS62173670A (ja) | 1986-01-28 | 1986-01-28 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016317A JPS62173670A (ja) | 1986-01-28 | 1986-01-28 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62173670A true JPS62173670A (ja) | 1987-07-30 |
Family
ID=11913123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61016317A Pending JPS62173670A (ja) | 1986-01-28 | 1986-01-28 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62173670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007051795A (ja) * | 2005-08-16 | 2007-03-01 | Matsushita Electric Ind Co Ltd | 空気調和装置 |
| GB2541607A (en) * | 2014-05-19 | 2017-02-22 | Mitsubishi Electric Corp | Refrigeration cycle device |
-
1986
- 1986-01-28 JP JP61016317A patent/JPS62173670A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007051795A (ja) * | 2005-08-16 | 2007-03-01 | Matsushita Electric Ind Co Ltd | 空気調和装置 |
| GB2541607A (en) * | 2014-05-19 | 2017-02-22 | Mitsubishi Electric Corp | Refrigeration cycle device |
| GB2541607B (en) * | 2014-05-19 | 2020-05-20 | Mitsubishi Electric Corp | Refrigeration cycle apparatus |
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