JP2014157455A - データ書き込み制御装置及びデータ書き込み制御方法 - Google Patents

Abstract

【課題】データ記憶作業中に記憶部への電力の供給が途絶えることを防止して、誤ったデータが記憶部に書き込まれることを防止することができるデータ書き込み制御装置及びデータ書き込み制御方法を提供する。
【解決手段】データ書き込み制御装置１は、データを所定情報量毎に記憶する作業であるデータ記憶作業を繰り返し行うＥＥＰＲＯＭ７と、ＥＥＰＲＯＭ７によるデータ記憶作業を制御するＣＰＵ６と、データ記憶作業が行われるための電力をＥＥＰＲＯＭ７に供給するバッテリ２と、バッテリ２からの電力の供給が遮断された場合に、少なくとも１回のデータ記憶作業が行われるための電力をＥＥＰＲＯＭ７に供給するコンデンサ５とを備え、バッテリ２からの電力の供給が遮断された場合に、ＣＰＵ６は、コンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止する。
【選択図】図１

Description

本発明は、記憶部へのデータの書き込みを制御するデータ書き込み制御装置及びデータ書き込み制御方法に関するものである。

情報処理システムの構成要素である記憶部としてのメモリには、センサ等を用いて得られた情報やコンピュータプログラムにより処理される情報が所定情報量毎にデータとして書き込まれる。フォークリフトが備える不揮発性のメモリには、例えば、当該フォークリフトのメンテナンスのために、フォークリフトの稼働時間、走行距離、走行時間、及び油圧機器動作時間等の情報がデータとして書き込まれる。

ところで、記憶部に正確なデータが書き込まれるためには、記憶部がデータを記憶する作業を行っている時に記憶部に所定の電力が供給され続ける必要がある。記憶部がデータを記憶する作業を行っている時に記憶部への電力の供給が途絶えた場合には、誤ったデータが記憶部に書き込まれる。従って、誤ったデータが記憶部に書き込まれないためには、記憶部に所定の電力が供給され続けることができないおそれがある場合に、記憶部にデータを記憶させないこと、即ちデータの書き込みを禁止することが好ましい。

特許文献１には、不揮発性メモリへのデータの書き込み中に、電源電圧が検知レベルより低下した場合、低電圧検知回路が低電圧を検知し、不揮発性メモリに対してデータの入出力を実行する書き込み読み込み制御部の動作モードが、書き込みが中断される初期状態になり、低電圧時における書き込みを防止することができる誤書き込み防止回路が記載されている（特許文献１の段落［００１１］参照）。

特開２００４−２９５９６４号公報

しかし、記憶部がデータを記憶する作業を行っている時であるデータ記憶作業中にデータの書き込みが禁止されると、記憶部がデータを記憶する作業が中断されるため、電源部からの電力の供給が復帰せずに途絶えて誤ったデータが記憶部に書き込まれるおそれがある。即ち、例えば、フォークリフトが備える記憶部に当該フォークリフトの稼働時間の情報を１６バイトのデータとして記憶させる場合において、記憶部への電力の供給が途絶えることにより１６バイトのうちの８バイト分の書き込みができなくなるおそれがある。その結果、正確なデータを記憶部に書き込むことができず、誤ったデータが記憶部に書き込まれるという問題がある。

本発明は、上記事情に鑑みてなされたものであって、誤ったデータが記憶部に書き込まれないために、データ記憶作業中に記憶部への電力の供給が途絶えることを防止することができるデータ書き込み制御装置及びデータ書き込み制御方法を提供することを課題とする。

上記課題を解決するため、請求項１に記載のデータ書き込み制御装置は、データを所定情報量毎に記憶する作業であるデータ記憶作業を繰り返し行う記憶部と、前記記憶部によるデータ記憶作業を制御する制御部と、データ記憶作業が行われるための電力を前記記憶部に供給する電源部と、前記電源部からの電力の供給が遮断された場合に、少なくとも１回のデータ記憶作業が行われるための電力を前記記憶部に供給する蓄電部とを備え、前記電源部からの電力の供給が遮断された場合に、前記制御部は、前記蓄電部から前記記憶部への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止することを特徴とする。

上記構成によれば、データ書き込み制御装置は、電源部からの電力の供給が遮断された場合に、少なくとも１回のデータ記憶作業が行われるための電力を記憶部に供給する蓄電部を備える。従って、蓄電部から供給される電力により、電源部からの電力の供給が遮断された時点で行われているデータ記憶作業が少なくとも完了される。さらに、電源部からの電力の供給が遮断された場合に、制御部は、蓄電部から記憶部への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止するため、データ記憶作業中に記憶部への電力の供給が途絶えることを防止することができる。

請求項２に記載のデータ書き込み制御装置は、請求項１に記載のデータ書き込み制御装置において、前記制御部は、前記電源部からの電力の供給が遮断された時点で行われているデータ記憶作業を完了した後の新たなデータ記憶作業を禁止することを特徴とする。

上記構成によれば、電源部からの電力の供給が遮断された場合に、電源部からの電力の供給が遮断された時点で行われているデータ記憶作業の完了後の新たなデータ記憶作業が禁止される。従って、蓄電部は、電源部からの電力の供給が遮断されてから２回以上のデータ記憶作業を完了するための電力を蓄電する必要がない。よって、電気容量の小さい蓄電部を採用することができる。

請求項３に記載のデータ書き込み制御装置は、請求項１または２に記載のデータ書き込み制御装置において、前記制御部は、前記蓄電部が蓄電している電気量に応じて、前記電源部からの電力の供給が遮断された時から、前記蓄電部から前記記憶部への電力の供給が途絶える時までの時間において、前記記憶部にデータ記憶作業を行わせる回数を変化させることを特徴とする。

蓄電部が蓄電している電気量が多い場合には、蓄電部から記憶部への電力の供給量を増やして、電源部からの電力の供給が遮断された時から、蓄電部から記憶部への電力の供給が途絶える時までの時間を長くすることができる。従って、上記構成によれば、蓄電部が蓄電している電気量が大きい場合には、蓄電部から記憶部への電力の供給が途絶えるまでに完了するデータ記憶作業の回数を増やすことによって多くのデータを記憶部に書き込むことが可能となる。

請求項４に記載のデータ書き込み制御装置は、請求項１〜３のいずれか一項に記載のデータ書き込み制御装置において、前記電源部は、前記記憶部を制御するための電力を前記制御部に供給し、前記蓄電部は、前記電源部からの電力の供給が遮断された場合に、前記記憶部を制御するための電力を前記制御部に供給することを特徴とする。

上記構成によれば、制御部は、電源部からの電力の供給が遮断された場合に蓄電部から供給される電力により動作することができるため、他の蓄電部を用いずに電源部からの電力の供給が遮断された場合に制御部を動作させることが可能である。

請求項５に記載のデータ書き込み制御装置は、請求項４に記載のデータ書き込み制御装置において、蓄電部は、前記電源部から供給される電力を蓄電することを特徴とする。

上記構成によれば、電源部からの電力の供給が遮断されていない時に電源部から供給される電力が蓄電部に蓄電されるため、他の電源部を用いずに蓄電部に蓄電させることが可能である。

また、上記課題を解決するため、請求項６に記載のデータ書き込み制御方法は、電源部から記憶部への電力の供給が遮断された場合に前記記憶部へのデータの書き込みを制御部により制御するデータ書き込み制御方法において、データを記憶する作業であるデータ記憶作業を前記記憶部が行っている時に前記電源部からの電力の供給が遮断された場合に、データ記憶作業が行われるための電力を蓄電した蓄電部から前記記憶部に電力を供給させ、前記制御部により、前記電源部からの電力の供給が遮断された時点で行っていたデータ記憶作業が完了した後に、前記蓄電部から前記記憶部への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止することを特徴とする。

上記構成によれば、データ記憶作業を記憶部が行っている時に電源部からの電力の供給が遮断された場合に、制御部は、データ記憶作業が完了するまで記憶部によるデータ記憶作業を禁止しない。従って、蓄電部から供給される電力により、電源部からの電力の供給が遮断された時点で行われているデータ記憶作業が少なくとも完了される。さらに、電源部からの電力の供給が遮断された場合に、制御部は、蓄電部から記憶部への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止するため、データ記憶作業中に記憶部への電力の供給が途絶えることを防止することができる。

本発明によれば、データ記憶作業中に記憶部への電力の供給が途絶えることを防止することができ、誤ったデータが記憶部に書き込まれることを防止することができるデータ書き込み制御装置及びデータ書き込み制御方法を提供することができる。

本発明の一実施形態に係るデータ書き込み制御装置を示す概略構成図である。 記憶部により行われるデータ記憶作業の概念図である。 本実施形態に係るデータ書き込み処理の流れを示すフローチャートである。 本実施形態に係るデータ記憶作業のタイミングを示すダイアグラムである。 本発明の変形例に係るデータ書き込み処理の流れを示すフローチャートである。 本発明の変形例に係るデータ記憶作業のタイミングを示すダイアグラムである。 比較例に係るデータ記憶作業のタイミングを示すダイアグラムである。

図面を参照しながら、フォークリフト（図示略）に搭載されるデータ書き込み制御装置に本発明を適用した一実施形態を説明する。
図１に示すように、データ書き込み制御装置１は、電源部としてのバッテリ２、制御基板３、降圧部としての電源ＩＣ４、蓄電部としてのコンデンサ５、制御部としてのＣＰＵ６、記憶部としてのＥＥＰＲＯＭ７、及び操作部としての非常停止ボタン８を備える。

バッテリ２は、制御基板３に電力を供給する。バッテリ２と制御基板３はバッテリプラグ９を介して接続されており、制御基板３に対してバッテリ２は着脱可能に構成されている。バッテリ２は、制御基板３に電力を供給することにより、電源ＩＣ４を介してコンデンサ５、ＣＰＵ６、及びＥＥＰＲＯＭ７に電力を供給する。即ち、バッテリ２は、ＥＥＰＲＯＭ７を制御するための電力をＣＰＵ６に供給し、また、データ記憶作業が行われるための電力をＥＥＰＲＯＭ７に供給する。さらに、バッテリ２は、フォークリフトを走行させる走行装置（図示略）、フォークを昇降させる昇降装置（図示略）、及びフォークリフトに係る情報を示す計器類（図示略）にも電力を供給する。

制御基板３は、電源ＩＣ４、コンデンサ５、ＣＰＵ６、及びＥＥＰＲＯＭ７を有する。制御基板３には、バッテリ２から電源ＩＣ４に電力を供給するための配線３１、電源ＩＣ４からコンデンサ５とＣＰＵ６とＥＥＰＲＯＭ７に電力を供給するための配線３２、及びＣＰＵ６からＥＥＰＲＯＭ７に信号を送信するための配線３３が設けられている。配線３２は、コンデンサ５からＣＰＵ６とＥＥＰＲＯＭ７に電力を供給するための配線を兼ねている。さらに制御基板３には、バッテリ２から入力される電圧をＣＰＵ６が参照するための配線３４、及びバッテリ２から上記の走行装置と昇降装置と計器類に電力を供給するための配線（図示略）が設けられている。

電源ＩＣ４は、制御基板３上の電源となるIntegrated Circuitであり、配線３１を経由してバッテリ２から供給される電圧を、コンデンサ５、ＣＰＵ６、及びＥＥＰＲＯＭ７に適した所定の電圧に降圧する半導体素子である。例えば、電源ＩＣ４は、バッテリ２から供給される４８Ｖの電圧を、５Ｖの電圧に降圧する。そして、電源ＩＣ４は、降圧した電力を、配線３２を経由させてコンデンサ５、ＣＰＵ６、ＥＥＰＲＯＭ７に供給する。

コンデンサ５は、バッテリ２から制御基板３に電力が供給されている場合には、配線３１、電源ＩＣ４、及び配線３２を経由してバッテリ２から供給される電力を蓄電する。コンデンサ５は、少なくとも１回のデータ記憶作業が行われるための電力を蓄電するよう静電容量が設定されている。そして、コンデンサ５は、バッテリ２から制御基板３への電力の供給が遮断された場合は、蓄電していた電力を放電することにより配線３２を経由させてＣＰＵ６及びＥＥＰＲＯＭ７に電力を供給する。即ち、コンデンサ５は、バッテリ２からの電力の供給が遮断された後に、しばらくの間、ＥＥＰＲＯＭ７を制御するための電力をＣＰＵ６に供給するとともに、データ記憶作業が行われるための電力をＥＥＰＲＯＭ７に供給する。

ＣＰＵ６は、フォークリフトを稼働させるプログラム等を実行するCentral Processing Unitである。ＣＰＵ６は、フォークリフトの稼働時間、走行距離、走行時間、及び昇降装置の動作時間等の情報を取得し、これらの情報をＥＥＰＲＯＭ７にデータとして書き込むデータ書き込み処理を行う。ＣＰＵ６は、データ書き込み処理を行うことにより、ＥＥＰＲＯＭ７によるデータ記憶作業を制御する。また、ＣＰＵ６は、配線３４を経由したバッテリ２からの入力電圧が低下したこと（例えば０Ｖになったこと）を検出することにより、バッテリ２からの電力の供給が遮断されたことを検出する電源遮断検出部として機能する。

ＥＥＰＲＯＭ７は、Electrically Erasable Programmable Read-Only Memoryであり、バッテリ２からの電力の供給が途絶えた場合であっても記憶を保持する不揮発性メモリである。配線３２を経由して供給される電力により動作するＥＥＰＲＯＭ７は、データを所定情報量毎に記憶する作業であるデータ記憶作業を繰り返し行う。例えば、ＥＥＰＲＯＭ７は、１５分間隔で、フォークリフトの稼働時間の情報を１６バイトのデータとして記憶する。

非常停止ボタン８は、手動によりフォークリフトの稼働を緊急的に停止させるためのマンマシンインタフェースである。非常停止ボタン８が操作されることにより、制御基板３からバッテリプラグ９が抜かれて、制御基板３からバッテリ２が切り離される。従って、非常停止ボタン８が操作されることにより、非常停止ボタン８を操作する者の任意のタイミングで、バッテリ２からＣＰＵ６及びＥＥＰＲＯＭ７への電力の供給が遮断されるとともに、配線３４を経由してバッテリ２からＣＰＵ６へ入力される電圧が低下する。

図２を参照して、ＥＥＰＲＯＭ７が行うデータ記憶作業について説明する。
データ記憶作業は、ＣＰＵ６が送信する書込指令信号をＥＥＰＲＯＭ７が受信する書込指令信号の受信作業、ＣＰＵ６が送信するデータ信号をＥＥＰＲＯＭ７が受信するデータ信号の受信作業、受信したデータ信号に含まれるデータをＥＥＰＲＯＭ７が記憶するデータの書き換え作業に分けられる。

書込指令信号には、ＥＥＰＲＯＭ７へのデータの書き込みを有効とする信号と、ＥＥＰＲＯＭ７においてデータを書き込む位置を示すメモリアドレス信号とが含まれる。また、データ信号には、ＥＥＰＲＯＭ７に書き込むデータの信号が含まれる。ＣＰＵ６は、データ書き込み処理において、書込指令信号及びデータ信号を連続してＥＥＰＲＯＭ７に送信する。ＣＰＵ６が書込指令信号を送信してからＥＥＰＲＯＭ７がこの書込指令信号を受信するために必要とする時間、及びＣＰＵ６がデータ信号を送信してからＥＥＰＲＯＭ７がこのデータ信号を受信するために必要とする時間は、それぞれ例えば１ミリ秒である。

データの書き換え作業において、ＥＥＰＲＯＭ７は、メモリアドレス信号が示すメモリアドレスに、データ信号に含まれるデータを記憶する。データの書き換え作業に必要とする時間は、例えば５ミリ秒であり、送信された書込信号及びデータ信号を受信するために必要とする時間に比べて長い。同じ情報のデータについては同じメモリアドレスに記憶されるため、例えば、フォークリフトの稼働時間の情報がＥＥＰＲＯＭ７に書き込まれることにより、フォークリフトの稼働時間の情報が新しい情報に書き換えられる。

図３を参照して、ＣＰＵ６が行うデータ書き込み処理の流れを説明する。ＣＰＵ６は、例えば、フォークリフトの稼働時間の情報をＥＥＰＲＯＭ７に書き込むデータ書き込み処理、フォークリフトの走行時間の情報をＥＥＰＲＯＭ７に書き込むデータ書き込み処理、及びフォークリフトの昇降装置の動作時間の情報をＥＥＰＲＯＭ７に書き込むデータ書き込み処理を、それぞれ１５分間隔で行う。ＣＰＵ６は、データ書き込み処理毎に図３に示す一連の動作を行う。

データ書き込み処理において、まず、ＣＰＵ６は、配線３４を経由して配線３１の電圧を参照することにより、バッテリ２からの電力の供給が遮断されているか否かを判断する（ステップＳ１）。

ＣＰＵ６は、バッテリ２からの電力の供給が遮断されていないとステップＳ１で判断した場合に、書込指令信号及びデータ信号をＥＥＰＲＯＭ７に送信することによってデータの書き込みを行う（ステップＳ２）。即ち、バッテリ２からの電力の供給が遮断されていない場合には、ＣＰＵ６はＥＥＰＲＯＭ７にデータ記憶作業を行わせる。

一方、ＣＰＵ６は、バッテリ２からの電力の供給が遮断されているとステップＳ１で判断した場合、書込指令信号及びデータ信号をＥＥＰＲＯＭ７に送信しないことによってデータの書き込みを待機する（ステップＳ３）。即ち、バッテリ２からの電力の供給が遮断されている場合には、ＣＰＵ６はＥＥＰＲＯＭ７のデータ記憶作業の開始を禁止する。

図４を参照して、本実施形態のデータ書き込み制御装置１の動作の一例について説明する。図中の時刻ＴＢは、バッテリ２からコンデンサ５、ＣＰＵ６、及びＥＥＰＲＯＭ７への電力の供給が遮断された時刻を示し、図中の時刻ＴＣは、コンデンサ５からＣＰＵ６及びＥＥＰＲＯＭ７への電力の供給が途絶えた時刻を示している。また、図中の時刻ＴＤ１は、データ記憶作業の開始時刻を示し、図中の時刻ＴＤ２は、時刻ＴＤ１で開始されたデータ記憶作業の完了時刻を示している。

バッテリ２から制御基板３に電力が供給されている時は、バッテリ２から供給される電力が電源ＩＣ４からＣＰＵ６及びＥＥＰＲＯＭ７に供給されている。この時にＣＰＵ６がデータ書き込み処理を開始することにより、書込指令信号及びデータ信号を受信したＥＥＰＲＯＭ７がデータ記憶作業を開始する。このデータ記憶作業中にバッテリ２からの電力の供給が遮断されると、コンデンサ５からＣＰＵ６及びＥＥＰＲＯＭ７に供給される電力によってデータ記憶作業が行われる。コンデンサ５は、少なくとも１回のデータ記憶作業が行われるための電力をＣＰＵ６及びＥＥＰＲＯＭ７に供給するため、時刻ＴＢから時刻ＴＣまでの時間は、時刻ＴＤ１から時刻ＴＤ２までの時間に比べて長く、時刻ＴＢ後であって時刻ＴＣ前にＥＥＰＲＯＭ７はデータ記憶作業を完了する。そして、ＣＰＵ６は、時刻ＴＤ２後に新たなデータ書き込み処理を行う場合には、バッテリ２からの電力の供給が遮断されているため、データの書き込みを待機することにより、ＥＥＰＲＯＭ７による新たなデータ記憶作業を禁止する。即ち、ＣＰＵ６は、バッテリ２からの電力の供給が遮断されている時点で行われているデータ記憶作業を完了した後の新たなデータ記憶作業を禁止する。このようにして、ＣＰＵ６は、データ記憶作業中に時刻ＴＣとなることを防止する。

図７は、比較例を示している。この比較例は、データ書き込み処理において、バッテリ２からの電力の供給が遮断されているか否かを判断せずにデータの書き込みを行う場合、即ち、データ記憶作業を禁止しない場合のＥＥＰＲＯＭ７の動作を示す。図中の時刻ＴＤ３は、時刻ＴＤ２後に行われる新たなデータ記憶作業の開始時刻を示し、図中の時刻ＴＤ４は、時刻ＴＤ３で開始されたデータ記憶作業が完了する予定の時刻を示している。

比較例においても、コンデンサ５は、少なくとも１回のデータ記憶作業が行われるための電力をＣＰＵ６及びＥＥＰＲＯＭ７に供給するため、時刻ＴＢ後であって時刻ＴＣ前にＥＥＰＲＯＭ７はデータ記憶作業を完了する。しかし、ＥＥＰＲＯＭ７により続けて新たなデータ記憶作業が行われる場合には、時刻ＴＤ４前に時刻ＴＣとなる。即ち、データ記憶作業中にコンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶える。このため、例えば、フォークリフトの稼働時間の情報をＥＥＰＲＯＭ７に書き込むデータ書き込み処理と、フォークリフトの走行時間の情報をＥＥＰＲＯＭ７に書き込むデータ書き込み処理とが続けて行われる場合に、後者の情報をデータとして記憶するデータ記憶作業中にＥＥＰＲＯＭ７への電力の供給が途絶えるおそれがある。

本実施形態のＣＰＵ６は、コンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止するため、図７に示す時刻ＴＤ２後のデータ記憶作業は、時刻ＴＣにおいて行われない。

本実施形態においては以下の効果が得られる。
（１）データ書き込み制御装置１は、バッテリ２からの電力の供給が遮断された場合に、少なくとも１回のデータ記憶作業が行われるための電力をＥＥＰＲＯＭ７に供給するコンデンサ５を備えるため、コンデンサ５から供給される電力により、バッテリ２からの電力の供給が遮断された時点で行われているデータ記憶作業が少なくとも完了される。さらに、バッテリ２からの電力の供給が遮断された場合に、ＣＰＵ６は、コンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止するため、データ記憶作業中にＥＥＰＲＯＭ７への電力の供給が途絶えることを防止することができる。

（２）ＣＰＵ６は、バッテリ２からの電力の供給が遮断された時点で行われているデータ記憶作業を完了した後の新たなデータ記憶作業を禁止するため、コンデンサ５は、バッテリ２からの電力の供給が遮断されてから２回以上のデータ記憶作業を完了するための電力を蓄電する必要がなく、静電容量の小さいコンデンサ５を採用することができる。

（３）コンデンサ５は、バッテリ２からの電力の供給が遮断された場合に、ＥＥＰＲＯＭ７を制御するための電力をＣＰＵ６に供給する。即ち、ＣＰＵ６は、バッテリ２からの電力の供給が遮断された場合にコンデンサ５から供給される電力により動作することができるため、他の蓄電部を用いずにバッテリ２からの電力の供給が遮断された場合にＣＰＵ６を動作させることが可能である。

（４）コンデンサ５は、バッテリ２から供給される電力を蓄電する。即ち、バッテリ２からの電力の供給が遮断されていない時にバッテリ２から供給される電力がコンデンサ５に蓄電されるため、他の電源部を用いずにコンデンサ５に蓄電させることが可能である。

（５）本発明のデータ書き込み制御方法は、データ記憶作業をＥＥＰＲＯＭ７が行っている時にバッテリ２からの電力の供給が遮断された場合に、コンデンサ５からＥＥＰＲＯＭ７に電力を供給させ、ＣＰＵ６により、バッテリ２からの電力の供給が遮断された時点で行っていたデータ記憶作業が完了した後に、コンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止する。このため上記（１）に記載の効果が得られる。

本発明は、上記実施形態に限定されるものではなく、上記実施形態の構成を適宜変更することもできる。例えば、上記構成を以下のように変更して実施することもできる。

・図５に示すように、データ書き込み処理において、バッテリ２からの電力の供給が遮断され、かつ、遅延時間内にデータ記憶作業が完了しないと判断される場合に、ＣＰＵ６がデータの書き込みを待機する構成を採用することもできる。遅延時間とは、バッテリ２からの電力の供給が遮断された時から、コンデンサ５からＣＰＵ６及びＥＥＰＲＯＭ７への電力の供給が途絶える時までの時間である。

図５の変形例に係るデータ書き込み処理を説明する。この変形例において、上記実施形態と同様のステップＳ１，Ｓ２，Ｓ３については説明を簡略化する。
本変形例において、ＣＰＵ６は、バッテリ２からの電力の供給が遮断されていると上記ステップＳ１で判断した場合に、次いで、遅延時間内にＥＥＰＲＯＭ７に行わせようとする新たなデータ記憶作業が完了するか否かを判断する（ステップＳ４）。遅延時間内にデータ記憶作業が完了するか否かは、バッテリ２からの電力の供給が遮断された時からＣＰＵ６及びＥＥＰＲＯＭ７への電力の供給が途絶える時までの時間（遅延時間）、バッテリ２からの電力の供給が遮断された時からの経過時間、及びデータ記憶作業に必要となる時間の情報に基づいて行うことができる。ＣＰＵ６は、例えば、バッテリ２からの電力の供給が遮断された時に計時を開始するタイマを用いて上記経過時間の情報を取得することができる。また、遅延時間の情報、及びデータ記憶作業に必要となる時間の情報は、予め実験することにより測定された実測時間の情報をＣＰＵ６が実行するプログラムに記述しておくことにより、ＣＰＵ６が取得することができる。

ＣＰＵ６は、遅延時間内に新たなデータ記憶作業が完了するとステップＳ４で判断した場合に、上記ステップＳ２を行う。即ち、バッテリ２からの電力の供給が遮断されている場合であっても、遅延時間内にデータ記憶作業が完了する場合には、ＣＰＵ６は、ＥＥＰＲＯＭ７にデータ記憶作業を行わせる。

一方、ＣＰＵ６は、遅延時間内に新たなデータ記憶作業が完了しないとステップＳ４で判断した場合、上記ステップＳ３を行う。即ち、バッテリ２からの電力の供給が遮断され、かつ、コンデンサ５からＣＰＵ６及びＥＥＰＲＯＭ７への電力の供給が途絶えるまでにデータ記憶作業を完了できない場合には、ＣＰＵ６はＥＥＰＲＯＭ７のデータ記憶作業の開始を禁止する。

図６を参照して、上記変形例のデータ書き込み制御装置の動作の一例について説明する。上記遅延時間は、時刻ＴＢから時刻ＴＣまでの時間である。遅延時間は、バッテリ２からの電力の供給の遮断時においてコンデンサ５が蓄電している電気量が大きいほど長くなる。即ち、遅延時間は、コンデンサ５が蓄電している電気量に応じた時間である。

上記実施形態と同様に、バッテリ２から制御基板３に電力が供給されている時にＣＰＵ６がデータ書き込み処理を開始することにより、書込指令信号及びデータ信号を受信したＥＥＰＲＯＭ７がデータ記憶作業を開始する。このデータ記憶作業中にバッテリ２からの電力の供給が遮断されると、上記実施形態と同様に、時刻ＴＢ後であって時刻ＴＣ前にＥＥＰＲＯＭ７はデータ記憶作業を完了する。そして、ＣＰＵ６は、時刻ＴＤ２後においてデータ書き込み処理を行う場合において、新たなデータ記憶作業が遅延時間内に完了すると判断した場合、書込指令信号及びデータ信号を送信して、書込指令信号及びデータ信号を受信したＥＥＰＲＯＭ７がデータ記憶作業を開始する。ＥＥＰＲＯＭ７は、時刻ＴＣ前に、時刻ＴＢ後に開始したデータ記憶作業を完了する。また、ＣＰＵ６は、時刻ＴＤ２後にデータ書き込み処理を行う場合において、新たなデータ記憶作業が遅延時間内に完了しないと判断した場合は、上記実施形態と同様に、ＥＥＰＲＯＭ７による新たなデータ記憶作業を禁止して、データ記憶作業中に時刻ＴＣとなることを防止する。

以上のように、ＣＰＵ６は、バッテリ２からの電力の供給が遮断された時から、コンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶える時までの時間において、完了できるデータ記憶作業をＥＥＰＲＯＭ７に行わせてもよい。また、上記変形例に記載したように、ＣＰＵ６は、遅延時間に応じて、換言すればコンデンサ５が蓄電している電気量に応じて、バッテリ２からの電力の供給が遮断された時から、コンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶える時までの時間において、ＲＲＰＲＯＭ７にデータ記憶作業を行わせる回数を変化させてもよい。このような構成によれば、コンデンサ５が蓄電している電気量が大きい場合には、コンデンサ５からＥＥＰＲＯＭ７への電力の供給が途絶えるまでに完了するデータ記憶作業の回数を増やすことによって多くのデータをＥＥＰＲＯＭ７に書き込むことが可能となる。

・バッテリ２以外の他の電源部から供給される電力をコンデンサ５に蓄電する構成を採用してもよい。
・バッテリ２からの電力の供給が遮断された場合に、コンデンサ５以外の蓄電部からＣＰＵ６に電力を供給する構成を採用してもよい。

・ＥＥＰＲＯＭ７に代えて、例えばＥＰＲＯＭまたはフラッシュメモリ等の他の不揮発性メモリにより記憶部を構成してもよい。
・汎用のＣＰＵ６に代えて、フォークリフトの制御用に最適化されたマイクロコンピュータにより制御部を構成してもよい。

・コンデンサ５に代えて、例えば一次電池により蓄電部を構成してもよい。
・バッテリ２に代えて、例えば内燃機関により動作する発電装置により電源部を構成してもよい。

１ データ書き込み制御装置
２ バッテリ（電源部）
３ 制御基板
４ 電源ＩＣ（降圧部）
５ コンデンサ（蓄電部）
６ ＣＰＵ（制御部）
７ ＥＥＰＲＯＭ（記憶部）
８ 非常停止ボタン（操作部）
９ バッテリプラグ
３１，３２，３３，３４ 配線

Claims (6)

1. データを所定情報量毎に記憶する作業であるデータ記憶作業を繰り返し行う記憶部と、
   前記記憶部によるデータ記憶作業を制御する制御部と、
   データ記憶作業が行われるための電力を前記記憶部に供給する電源部と、
   前記電源部からの電力の供給が遮断された場合に、少なくとも１回のデータ記憶作業が行われるための電力を前記記憶部に供給する蓄電部とを備え、
   前記電源部からの電力の供給が遮断された場合に、前記制御部は、前記蓄電部から前記記憶部への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止する
   ことを特徴とするデータ書き込み制御装置。
2. 前記制御部は、前記電源部からの電力の供給が遮断された時点で行われているデータ記憶作業を完了した後の新たなデータ記憶作業を禁止する
   ことを特徴とする請求項１に記載のデータ書き込み制御装置。
3. 前記制御部は、前記蓄電部が蓄電している電気量に応じて、前記電源部からの電力の供給が遮断された時から、前記蓄電部から前記記憶部への電力の供給が途絶える時までの時間において、前記記憶部にデータ記憶作業を行わせる回数を変化させる
   ことを特徴とする請求項１または２に記載のデータ書き込み制御装置。
4. 前記電源部は、前記記憶部を制御するための電力を前記制御部に供給し、
   前記蓄電部は、前記電源部からの電力の供給が遮断された場合に、前記記憶部を制御するための電力を前記制御部に供給する
   ことを特徴とする請求項１〜３のいずれか一項に記載のデータ書き込み制御装置。
5. 前記蓄電部は、前記電源部から供給される電力を蓄電する
   ことを特徴とする請求項４に記載のデータ書き込み制御装置。
6. 電源部から記憶部への電力の供給が遮断された場合に前記記憶部へのデータの書き込みを制御部により制御するデータ書き込み制御方法において、
   データを記憶する作業であるデータ記憶作業を前記記憶部が行っている時に前記電源部からの電力の供給が遮断された場合に、データ記憶作業が行われるための電力を蓄電した蓄電部から前記記憶部に電力を供給させ、前記制御部により、前記電源部からの電力の供給が遮断された時点で行っていたデータ記憶作業が完了した後に、前記蓄電部から前記記憶部への電力の供給が途絶えるまでに完了できないデータ記憶作業を禁止する
   ことを特徴とするデータ書き込み制御方法。

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