JPH06282989A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH06282989A JPH06282989A JP5091940A JP9194093A JPH06282989A JP H06282989 A JPH06282989 A JP H06282989A JP 5091940 A JP5091940 A JP 5091940A JP 9194093 A JP9194093 A JP 9194093A JP H06282989 A JPH06282989 A JP H06282989A
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- JP
- Japan
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- bar
- blk
- potential
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Abstract
(57)【要約】
【目的】 書き込みサイクル後の読み出しサイクルにお
けるアクセス時間を高速化する。 【構成】 マルチプレクサＭＵＸは、列アドレス信号Ｃ
Ａにより制御されて一対のビット線ＢＬK 、バーＢＬK
を選択してデータ線ＤＡＴＡ、バーＤＡＴＡに接続す
る。書き込み制御信号ＷＥに基づいて書き込み期間後に
イコライズ信号発生回路１からイコライズ信号ＥＱが出
力される。次いで、スイッチ回路２にてデータ線ＤＡＴ
Ａ、バーＤＡＴＡ間が導通状態にされる。したがって、
データ線ＤＡＴＡ、バーＤＡＴＡに接続されたビット線
ＢＬK 、バーＢＬK 対の電位がイコライズされることに
より、ビット線ＢＬK 、バーＢＬK 間の振幅を抑えるこ
とができる。
けるアクセス時間を高速化する。 【構成】 マルチプレクサＭＵＸは、列アドレス信号Ｃ
Ａにより制御されて一対のビット線ＢＬK 、バーＢＬK
を選択してデータ線ＤＡＴＡ、バーＤＡＴＡに接続す
る。書き込み制御信号ＷＥに基づいて書き込み期間後に
イコライズ信号発生回路１からイコライズ信号ＥＱが出
力される。次いで、スイッチ回路２にてデータ線ＤＡＴ
Ａ、バーＤＡＴＡ間が導通状態にされる。したがって、
データ線ＤＡＴＡ、バーＤＡＴＡに接続されたビット線
ＢＬK 、バーＢＬK 対の電位がイコライズされることに
より、ビット線ＢＬK 、バーＢＬK 間の振幅を抑えるこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＭＯＳメモリに
関し、特にアクセス時間を短縮した半導体メモリに関す
る。
関し、特にアクセス時間を短縮した半導体メモリに関す
る。
【０００２】
【従来の技術】図５は従来の半導体メモリのブロック図
である。ＷＬP は行方向のメモリセルを選択するワード
線（P ＝1 〜P 、以下同様に添字P の符号のみを代表と
して表記する）、ＢＬK 、バーＢＬK は読み出し又は書
き込みデータを伝送する一対のビット線（K ＝1 〜K 、
以下同様に添字K の符号のみを代表として表記し、上部
にバーがある符号をバー・・・とする）、ＭPKはメモリ
セル、ＱK 、バーＱK は列選択信号ＹK により制御され
てそれぞれビット線ＢＬK 、バーＢＬK をプルアップす
るビット線負荷用のＮチャネルＭＯＳトランジスタであ
る。
である。ＷＬP は行方向のメモリセルを選択するワード
線（P ＝1 〜P 、以下同様に添字P の符号のみを代表と
して表記する）、ＢＬK 、バーＢＬK は読み出し又は書
き込みデータを伝送する一対のビット線（K ＝1 〜K 、
以下同様に添字K の符号のみを代表として表記し、上部
にバーがある符号をバー・・・とする）、ＭPKはメモリ
セル、ＱK 、バーＱK は列選択信号ＹK により制御され
てそれぞれビット線ＢＬK 、バーＢＬK をプルアップす
るビット線負荷用のＮチャネルＭＯＳトランジスタであ
る。
【０００３】また、ＭＵＸは列アドレス信号ＣＡにより
制御されて一対のビット線ＢＬK 、バーＢＬK を選択し
てこれらを後述するデータ線に接続するマルチプレク
サ、ＢＵＦは外部から入力された書き込みデータＤをデ
ータ線、マルチプレクサＭＵＸ、ビット線ＢＬK 、バー
ＢＬK を介してメモリセルＭPKに書き込む書き込みバッ
ファ、ＤＡＴＡ、バーＤＡＴＡは読み出し又は書き込み
データを伝送する一対のデータ線、ＣK はビット線ＢＬ
K 、バーＢＬK 間の寄生容量、ＶCCは電源電圧である。
制御されて一対のビット線ＢＬK 、バーＢＬK を選択し
てこれらを後述するデータ線に接続するマルチプレク
サ、ＢＵＦは外部から入力された書き込みデータＤをデ
ータ線、マルチプレクサＭＵＸ、ビット線ＢＬK 、バー
ＢＬK を介してメモリセルＭPKに書き込む書き込みバッ
ファ、ＤＡＴＡ、バーＤＡＴＡは読み出し又は書き込み
データを伝送する一対のデータ線、ＣK はビット線ＢＬ
K 、バーＢＬK 間の寄生容量、ＶCCは電源電圧である。
【０００４】ビット線ＢＬK 、バーＢＬK の負荷トラン
ジスタであるＮチャネルＭＯＳトランジスタＱK 、バー
ＱK は列選択信号ＹK によって書き込み期間は非導通状
態に制御され、その他の期間は導通状態に制御される。
そして、導通状態ではＭＯＳトランジスタＱK 、バーＱ
K に電源電圧ＶCCと等しい電圧の列選択信号ＹK が入力
される。したがって、このＭＯＳトランジスタＱK 、バ
ーＱK のソース電圧であるビット線ＢＬK 、バーＢＬK
のプルアップ電位は、ＭＯＳトランジスタＱK 、バーＱ
K のしきい値電圧をＶT とすると、ＶCC−ＶT である。
すなわち、これらのＭＯＳトランジスタＱK 、バーＱK
は、等価的に接合電圧がＶT のダイオードとして機能す
る。なお、図５では読み出し用の回路が図示されていな
いが、読み出し時はデータ線ＤＡＴＡ、バーＤＡＴＡに
接続された図示しないセンスアンプ等によってデータ線
ＤＡＴＡ、バーＤＡＴＡ間の電位差が読み出しデータと
して読み出される。
ジスタであるＮチャネルＭＯＳトランジスタＱK 、バー
ＱK は列選択信号ＹK によって書き込み期間は非導通状
態に制御され、その他の期間は導通状態に制御される。
そして、導通状態ではＭＯＳトランジスタＱK 、バーＱ
K に電源電圧ＶCCと等しい電圧の列選択信号ＹK が入力
される。したがって、このＭＯＳトランジスタＱK 、バ
ーＱK のソース電圧であるビット線ＢＬK 、バーＢＬK
のプルアップ電位は、ＭＯＳトランジスタＱK 、バーＱ
K のしきい値電圧をＶT とすると、ＶCC−ＶT である。
すなわち、これらのＭＯＳトランジスタＱK 、バーＱK
は、等価的に接合電圧がＶT のダイオードとして機能す
る。なお、図５では読み出し用の回路が図示されていな
いが、読み出し時はデータ線ＤＡＴＡ、バーＤＡＴＡに
接続された図示しないセンスアンプ等によってデータ線
ＤＡＴＡ、バーＤＡＴＡ間の電位差が読み出しデータと
して読み出される。
【０００５】次に、このような半導体メモリの書き込み
動作を説明する。図６はこの書き込み動作を説明するた
めの動作例としてビット線ＢＬ1 、バーＢＬ1 の動作電
位を示す図であり、ＶS は後述する「Ｌ」レベルの電
位、ＶB は後述するブートストラップ現象による電位で
ある。この例ではワード線ＷＬ1 が選択され、マルチプ
レクサＭＵＸによりビット線ＢＬ1 、バーＢＬ1 がそれ
ぞれデータ線ＤＡＴＡ、バーＤＡＴＡに接続されること
によってメモリセルＭ11が選択されている。また、メモ
リセルＭ11には読み出し時にビット線ＢＬ1 が「Ｈ」レ
ベル、バーＢＬ1 が「Ｌ」レベルとなるようなデータが
記憶されており、このメモリセルＭ11に書き込む書き込
みデータＤはビット線ＢＬ1 が「Ｌ」レベル、バーＢＬ
1 が「Ｈ」レベルとなるようなデータとする。
動作を説明する。図６はこの書き込み動作を説明するた
めの動作例としてビット線ＢＬ1 、バーＢＬ1 の動作電
位を示す図であり、ＶS は後述する「Ｌ」レベルの電
位、ＶB は後述するブートストラップ現象による電位で
ある。この例ではワード線ＷＬ1 が選択され、マルチプ
レクサＭＵＸによりビット線ＢＬ1 、バーＢＬ1 がそれ
ぞれデータ線ＤＡＴＡ、バーＤＡＴＡに接続されること
によってメモリセルＭ11が選択されている。また、メモ
リセルＭ11には読み出し時にビット線ＢＬ1 が「Ｈ」レ
ベル、バーＢＬ1 が「Ｌ」レベルとなるようなデータが
記憶されており、このメモリセルＭ11に書き込む書き込
みデータＤはビット線ＢＬ1 が「Ｌ」レベル、バーＢＬ
1 が「Ｈ」レベルとなるようなデータとする。
【０００６】まず、初期状態としてメモリセルＭ11が選
択されていてビット線ＢＬ1 、バーＢＬ1 はプルアップ
されているので、ビット線ＢＬ1 の電位はメモリセルＭ
11に記憶されているデータが読み出されることにより図
６に示すようなプルアップ電位ＶCC−ＶT となる。ま
た、ビット線バーＢＬ1 の電位は、プルアップ電位ＶCC
−ＶT より低い電位ＶS となる。この電位ＶS は、メモ
リセルＭ11に電流が流れ込むことによってＭＯＳトラン
ジスタのバーＱ1 で発生する電圧降下で決まる。
択されていてビット線ＢＬ1 、バーＢＬ1 はプルアップ
されているので、ビット線ＢＬ1 の電位はメモリセルＭ
11に記憶されているデータが読み出されることにより図
６に示すようなプルアップ電位ＶCC−ＶT となる。ま
た、ビット線バーＢＬ1 の電位は、プルアップ電位ＶCC
−ＶT より低い電位ＶS となる。この電位ＶS は、メモ
リセルＭ11に電流が流れ込むことによってＭＯＳトラン
ジスタのバーＱ1 で発生する電圧降下で決まる。
【０００７】次に、書き込み期間になると、書き込みバ
ッファ２によってビット線ＢＬ1 の電位は接地レベル又
は接地レベル近傍の低いレベルになるように制御され
る。また、ビット線バーＢＬ1 の電位はプルアップ電位
に相当する電位ＶCC−ＶT になるように制御される。こ
の結果、メモリセルＭ11に対して入力データＤの書き込
みが行われる。この動作に伴い、ビット線ＢＬ1 、バー
ＢＬ1 間の寄生容量Ｃ1はビット線バーＢＬ1 に接続さ
れた端子が電位ＶCC−ＶT 、ビット線ＢＬ1 に接続され
た端子が接地レベルになるように充電される。
ッファ２によってビット線ＢＬ1 の電位は接地レベル又
は接地レベル近傍の低いレベルになるように制御され
る。また、ビット線バーＢＬ1 の電位はプルアップ電位
に相当する電位ＶCC−ＶT になるように制御される。こ
の結果、メモリセルＭ11に対して入力データＤの書き込
みが行われる。この動作に伴い、ビット線ＢＬ1 、バー
ＢＬ1 間の寄生容量Ｃ1はビット線バーＢＬ1 に接続さ
れた端子が電位ＶCC−ＶT 、ビット線ＢＬ1 に接続され
た端子が接地レベルになるように充電される。
【０００８】書き込み期間が終わってビット線ＢＬ1 、
バーＢＬ1 を初期状態に戻すリカバリ期間になると、Ｍ
ＯＳトランジスタＱ1 、バーＱ1 によるプルアップが行
われるので、ビット線ＢＬ1 の電位は徐々に上昇して最
終的には電位ＶS にほぼ等しくなる。また、ビット線バ
ーＢＬ1 については、寄生容量Ｃ1 が書き込み時に充電
されているためにビット線ＢＬ1 の電位上昇に伴ってさ
らに高い電位に持ち上げられる、いわゆるブートストラ
ップ現象が発生する。そして、ＭＯＳトランジスタのバ
ーＱ1 のゲート―ソース間電圧がしきい値電圧ＶT 以下
となり、ＭＯＳトランジスタバーＱ1 は非導通状態とな
るので、過充電された電荷は逃げ道を失いビット線バー
ＢＬ1 に留まることになる。よって、ビット線バーＢＬ
1 の電位は、プルアップ電位ＶCC−ＶT より高い電位Ｖ
B となる。
バーＢＬ1 を初期状態に戻すリカバリ期間になると、Ｍ
ＯＳトランジスタＱ1 、バーＱ1 によるプルアップが行
われるので、ビット線ＢＬ1 の電位は徐々に上昇して最
終的には電位ＶS にほぼ等しくなる。また、ビット線バ
ーＢＬ1 については、寄生容量Ｃ1 が書き込み時に充電
されているためにビット線ＢＬ1 の電位上昇に伴ってさ
らに高い電位に持ち上げられる、いわゆるブートストラ
ップ現象が発生する。そして、ＭＯＳトランジスタのバ
ーＱ1 のゲート―ソース間電圧がしきい値電圧ＶT 以下
となり、ＭＯＳトランジスタバーＱ1 は非導通状態とな
るので、過充電された電荷は逃げ道を失いビット線バー
ＢＬ1 に留まることになる。よって、ビット線バーＢＬ
1 の電位は、プルアップ電位ＶCC−ＶT より高い電位Ｖ
B となる。
【０００９】このようにビット線バーＢＬ1 の電位がプ
ルアップ電位ＶCC−ＶT を超えてビット線ＢＬ1 、バー
ＢＬ1 間の振幅が増大すると、次のサイクルにてメモリ
動作に遅延が生じる。特に次のサイクルの動作が読み出
しで、しかも前のサイクルと逆のデータとなるメモリセ
ルのデータを読み出す場合、すなわちビット線ＢＬ1が
「Ｈ」レベル（電位ＶCC−ＶT ）、ビット線バーＢＬ1
が「Ｌ」レベル（電位ＶS ）となるデータを読み出す場
合、ビット線ＢＬ1 、バーＢＬ1 の状態を反転するのに
要する時間が著しく長くなり、アクセス時間が増大す
る。
ルアップ電位ＶCC−ＶT を超えてビット線ＢＬ1 、バー
ＢＬ1 間の振幅が増大すると、次のサイクルにてメモリ
動作に遅延が生じる。特に次のサイクルの動作が読み出
しで、しかも前のサイクルと逆のデータとなるメモリセ
ルのデータを読み出す場合、すなわちビット線ＢＬ1が
「Ｈ」レベル（電位ＶCC−ＶT ）、ビット線バーＢＬ1
が「Ｌ」レベル（電位ＶS ）となるデータを読み出す場
合、ビット線ＢＬ1 、バーＢＬ1 の状態を反転するのに
要する時間が著しく長くなり、アクセス時間が増大す
る。
【００１０】
【発明が解決しようとする課題】従来の半導体メモリは
以上のように構成されているので、書き込みサイクル後
の読み出しサイクルでアクセス時間が増大し、高速動作
の実現の妨げになるという問題点があった。本発明は、
上記課題を解決するために、書き込みサイクル後の読み
出しサイクルを高速化することができる半導体メモリを
提供することを目的とする。
以上のように構成されているので、書き込みサイクル後
の読み出しサイクルでアクセス時間が増大し、高速動作
の実現の妨げになるという問題点があった。本発明は、
上記課題を解決するために、書き込みサイクル後の読み
出しサイクルを高速化することができる半導体メモリを
提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、書き込み制御
信号に基づいてイコライズ信号を出力するイコライズ信
号発生回路と、イコライズ信号が出力されたときはビッ
ト線対の電位をイコライズするスイッチ回路とを有する
ことを特徴とする。
信号に基づいてイコライズ信号を出力するイコライズ信
号発生回路と、イコライズ信号が出力されたときはビッ
ト線対の電位をイコライズするスイッチ回路とを有する
ことを特徴とする。
【００１２】
【作用】本発明によれば、書き込み制御信号に基づいて
書き込み期間後にイコライズ信号発生回路からイコライ
ズ信号が出力され、スイッチ回路にてデータ線間が導通
状態にされることにより、データ線に接続されたビット
線対の電位がイコライズされる。
書き込み期間後にイコライズ信号発生回路からイコライ
ズ信号が出力され、スイッチ回路にてデータ線間が導通
状態にされることにより、データ線に接続されたビット
線対の電位がイコライズされる。
【００１３】
【実施例】図１は本発明の１実施例を示す半導体メモリ
のブロック図、図２は後述するイコライズ信号発生回路
とスイッチ回路の構成例を示すブロック図であり、図５
と同様の部分には同一の符号を付してある。図１におい
て、１は書き込み期間であることを示す書き込み制御信
号ＷＥに基づいてイコライズ信号ＥＱを出力するイコラ
イズ信号発生回路、２はイコライズ信号ＥＱが出力され
るとデータ線ＤＡＴＡ、バーＤＡＴＡ間を導通させるこ
とによってその電位をイコライズするスイッチ回路であ
る。
のブロック図、図２は後述するイコライズ信号発生回路
とスイッチ回路の構成例を示すブロック図であり、図５
と同様の部分には同一の符号を付してある。図１におい
て、１は書き込み期間であることを示す書き込み制御信
号ＷＥに基づいてイコライズ信号ＥＱを出力するイコラ
イズ信号発生回路、２はイコライズ信号ＥＱが出力され
るとデータ線ＤＡＴＡ、バーＤＡＴＡ間を導通させるこ
とによってその電位をイコライズするスイッチ回路であ
る。
【００１４】図２において、１ａは書き込み制御信号Ｗ
Ｅを論理否定するイコライズ信号発生回路１内の否定回
路、１ｂはこの否定回路１ａの出力を遅延させる遅延回
路、１ｃは書き込み制御信号ＷＥと遅延回路１ｂの出力
である信号ＤＷＥの論理積をとる論理積回路、２ａはイ
コライズ信号ＥＱによって制御されるスイッチ回路２内
のＰチャネルＭＯＳトランジスタである。また、遅延回
路１ｂは、例えば否定回路等の論理ゲートが偶数段接続
されるか、抵抗と容量がＴ型、π型、逆Ｌ型、又は格子
型に接続されて構成される。
Ｅを論理否定するイコライズ信号発生回路１内の否定回
路、１ｂはこの否定回路１ａの出力を遅延させる遅延回
路、１ｃは書き込み制御信号ＷＥと遅延回路１ｂの出力
である信号ＤＷＥの論理積をとる論理積回路、２ａはイ
コライズ信号ＥＱによって制御されるスイッチ回路２内
のＰチャネルＭＯＳトランジスタである。また、遅延回
路１ｂは、例えば否定回路等の論理ゲートが偶数段接続
されるか、抵抗と容量がＴ型、π型、逆Ｌ型、又は格子
型に接続されて構成される。
【００１５】次に、このような半導体メモリの書き込み
動作を説明する。図３はこの書き込み動作を説明するた
めのイコライズ信号発生回路１の動作タイミングを示す
図、図４は図６の例と同様にビット線ＢＬ1 、バーＢＬ
1 の動作電位を示す図である。図３（ａ）において、書
き込み制御信号ＷＥは「Ｌ」レベルにて有意、すなわち
書き込み期間であることを示す。
動作を説明する。図３はこの書き込み動作を説明するた
めのイコライズ信号発生回路１の動作タイミングを示す
図、図４は図６の例と同様にビット線ＢＬ1 、バーＢＬ
1 の動作電位を示す図である。図３（ａ）において、書
き込み制御信号ＷＥは「Ｌ」レベルにて有意、すなわち
書き込み期間であることを示す。
【００１６】まず、この半導体メモリの初期状態及び書
き込み期間中の動作は図５の例と全く同様であり、した
がってビット線ＢＬ1 、バーＢＬ1 の電位も図４に示す
ように図６の例と同様である。このとき、書き込み制御
信号ＷＥとこの書き込み制御信号ＷＥが否定回路１ａに
よって論理否定され遅延回路１ｂによって遅延された信
号ＤＷＥは、図３に示すレベルなので、論理積回路１ｃ
からイコライズ信号ＥＱは出力されない。
き込み期間中の動作は図５の例と全く同様であり、した
がってビット線ＢＬ1 、バーＢＬ1 の電位も図４に示す
ように図６の例と同様である。このとき、書き込み制御
信号ＷＥとこの書き込み制御信号ＷＥが否定回路１ａに
よって論理否定され遅延回路１ｂによって遅延された信
号ＤＷＥは、図３に示すレベルなので、論理積回路１ｃ
からイコライズ信号ＥＱは出力されない。
【００１７】次に、リカバリ期間では書き込み制御信号
ＷＥと信号ＤＷＥは図３のように共に「Ｈ」レベルで、
論理積回路１ｃの出力は「Ｌ」レベルとなる。つまり、
イコライズ信号発生回路１からイコライズ信号ＥＱが出
力されたことになる。なお、イコライズ信号ＥＱのパル
ス幅は遅延回路１ｂの時定数によって決定される。そし
て、イコライズ信号発生回路１からイコライズ信号ＥＱ
が出力されると、スイッチ回路２内のＰチャネルＭＯＳ
トランジスタ２ａは導通状態となり、データ線ＤＡＴ
Ａ、バーＤＡＴＡ対の電位がイコライズされる。リカバ
リ期間中はアドレス変化がないので、結果としてマルチ
プレクサＭＵＸを介してビット線ＢＬ1 、バーＢＬ1 対
の電位がイコライズされる。
ＷＥと信号ＤＷＥは図３のように共に「Ｈ」レベルで、
論理積回路１ｃの出力は「Ｌ」レベルとなる。つまり、
イコライズ信号発生回路１からイコライズ信号ＥＱが出
力されたことになる。なお、イコライズ信号ＥＱのパル
ス幅は遅延回路１ｂの時定数によって決定される。そし
て、イコライズ信号発生回路１からイコライズ信号ＥＱ
が出力されると、スイッチ回路２内のＰチャネルＭＯＳ
トランジスタ２ａは導通状態となり、データ線ＤＡＴ
Ａ、バーＤＡＴＡ対の電位がイコライズされる。リカバ
リ期間中はアドレス変化がないので、結果としてマルチ
プレクサＭＵＸを介してビット線ＢＬ1 、バーＢＬ1 対
の電位がイコライズされる。
【００１８】図４ではリカバリ期間中に、ビット線ＢＬ
1 、バーＢＬ1 間が導通状態となったことにより、寄生
容量Ｃ1 が放電されてビット線バーＢＬ1 の電位が下降
し、ブートストラップ現象によるビット線バーＢＬ1 の
電位の上昇が防止されることが示されている。これによ
り、リカバリ動作完了後のビット線バーＢＬ1 の電位
は、プルアップ電位ＶCC−ＶT に留まる。したがって、
ビット線ＢＬ1 、バーＢＬ1 間の振幅を抑えることがで
き、書き込みサイクル後の読み出しサイクルのアクセス
時間を高速化することができる。
1 、バーＢＬ1 間が導通状態となったことにより、寄生
容量Ｃ1 が放電されてビット線バーＢＬ1 の電位が下降
し、ブートストラップ現象によるビット線バーＢＬ1 の
電位の上昇が防止されることが示されている。これによ
り、リカバリ動作完了後のビット線バーＢＬ1 の電位
は、プルアップ電位ＶCC−ＶT に留まる。したがって、
ビット線ＢＬ1 、バーＢＬ1 間の振幅を抑えることがで
き、書き込みサイクル後の読み出しサイクルのアクセス
時間を高速化することができる。
【００１９】なお、本実施例ではデータ幅が１ビットの
例に適用しているが、データ幅が複数の場合にも複数あ
るデータ線ＤＡＴＡ、バーＤＡＴＡ対ごとにイコライズ
信号発生回路１とスイッチ回路２を設けることによって
適用可能であり、マルチプレクス数が１、すなわちマル
チプレクサＭＵＸを用いずにビット線ＢＬK 、バーＢＬ
K とデータ線ＤＡＴＡ、バーＤＡＴＡが直接接続されて
いる場合にも適用可能である。また、スイッチ回路２だ
けを複数のデータ線ＤＡＴＡ、バーＤＡＴＡ間に設け、
イコライズ信号発生回路１を共通とすることも可能であ
る。
例に適用しているが、データ幅が複数の場合にも複数あ
るデータ線ＤＡＴＡ、バーＤＡＴＡ対ごとにイコライズ
信号発生回路１とスイッチ回路２を設けることによって
適用可能であり、マルチプレクス数が１、すなわちマル
チプレクサＭＵＸを用いずにビット線ＢＬK 、バーＢＬ
K とデータ線ＤＡＴＡ、バーＤＡＴＡが直接接続されて
いる場合にも適用可能である。また、スイッチ回路２だ
けを複数のデータ線ＤＡＴＡ、バーＤＡＴＡ間に設け、
イコライズ信号発生回路１を共通とすることも可能であ
る。
【００２０】
【発明の効果】本発明によれば、イコライズ信号発生回
路とスイッチ回路を用いることにより書き込みサイクル
後の読み出しサイクルのアクセス時間を高速化すること
ができ、特に高速動作が要求される半導体メモリにて効
果が大である。
路とスイッチ回路を用いることにより書き込みサイクル
後の読み出しサイクルのアクセス時間を高速化すること
ができ、特に高速動作が要求される半導体メモリにて効
果が大である。
【図１】本発明の１実施例を示す半導体メモリのブロッ
ク図である。
ク図である。
【図２】図１のイコライズ信号発生回路とスイッチ回路
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図３】図１のイコライズ信号発生回路の動作タイミン
グを示す図である。
グを示す図である。
【図４】図１の動作例としてビット線の動作電位を示す
図である。
図である。
【図５】従来の半導体メモリのブロック図である。
【図６】図５の動作例としてビット線の動作電位を示す
図である。
図である。
１ イコライズ信号発生回路 １ａ 否定回路 １ｂ 遅延回路 １ｃ 論理積回路 ２ スイッチ回路 ２ａ ＭＯＳトランジスタ ＷＥ 書き込み制御信号 ＥＱ イコライズ信号 ＭＵＸ マルチプレクサ ＷＬP ワード線 ＢＬK 、バーＢＬK ビット線 ＤＡＴＡ、バーＤＡＴＡ データ線 ＱK 、バーＱK ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタをビット線の負荷素
子に用いた半導体メモリにおいて、 書き込み制御信号に基づいてイコライズ信号を出力する
イコライズ信号発生回路と、 前記イコライズ信号が出力されたときはビット線対の電
位をイコライズするスイッチ回路とを有することを特徴
とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091940A JPH06282989A (ja) | 1993-03-29 | 1993-03-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091940A JPH06282989A (ja) | 1993-03-29 | 1993-03-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282989A true JPH06282989A (ja) | 1994-10-07 |
Family
ID=14040595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091940A Pending JPH06282989A (ja) | 1993-03-29 | 1993-03-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06282989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0960421A4 (en) * | 1997-01-24 | 2003-07-09 | Atmel Corp | CHARGE AND PRECHARGE BITWIRE STRUCTURE OF A SRAM MEMORY |
-
1993
- 1993-03-29 JP JP5091940A patent/JPH06282989A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0960421A4 (en) * | 1997-01-24 | 2003-07-09 | Atmel Corp | CHARGE AND PRECHARGE BITWIRE STRUCTURE OF A SRAM MEMORY |
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