JPH01119984A - ダイナミック型半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はダイナミック型半導体メモリに係り、特にセ
ンスアンプでデータを検出する際に使用される比較電位
の発生回路部分を改良したものである。

（従来の技術） 半導体メモリではデータの読み出し、書き込みがいかに
安定して行われるかが重要に課題である。

特に、メモリセルが１個のトランジスタとキャパシタと
から構成されているダイナミック型半導体メモリ（以下
、ダイナミックＲＡＭと称する）では、データの検出を
行なう際に比較電位が必要であり、この比較電位をいか
に安定に設定するかが余裕度を向上させる意味で重要で
ある。

ここで、例えばＩＭ（メガ）ビット・ダイナミックＲＡ
Ｍにおける比較電位発生方法について説明する。１Ｍビ
ット・ダイナミックＲＡＭのような大容量メモリでは、
１本のビット線に接続されているメモリセルの数が極め
て多く、ビット線の寄生容量ｃＢが増大するの対し、メ
モリセル容量Ｃ８は小さくなる傾向にある。

ここで、メモリセルが論理“０“　（接地電位）のデー
タを記憶しているときの読み出し電位ｖＯは、読み出し
前のビット線電位をＶＢＬとすると、両者の間には次の
ような関係が成立する。

ＣＢＶＢＬ＝　（ＣＢ＋Ｃ３）ＶＯ−＝　　１従って、
ｖＯは次のように表わせる。

のデータを記憶しているときの読み出し電位Ｖ１とＶＢ
Ｌ％ＶＣＣとの間には次のような関係が成立する。

Ｃ０ＶＢ　Ｌ　＋Ｃ３Ｖ（（−（ＣＢ　＋Ｃｓ　）Ｖｌ
・・・　３ 従って、■１は次のように表わせる。

ここで比較電位はｖＯとｖｌのちょうど中間の実現する
ためには次のような方法が用いられている。

第３図はダイナミックＲＡＭにおいて、上記比較電位を
発生する原理を説明するための回路図である。一方のビ
ット線ＢＬにはそれぞれ１個のトランジスタとキャパシ
タとで構成され、ワード線ＷＬで選択されるメモリセル
ＭＣが接続されている。また、このビット線ＢＬには寄
生容量ＣＢが存在している。上記ビット線ＢＬと対をな
す他方のビット線ＢＬにはそれぞれＣＤの容量を持つキ
ャパシタそれぞれの一端が接続されている。上記一方の
キャパシタＣＤの他端はダミーワード線ＤＷＬＯに接続
されており、他方のキャパシタＣＤの他端はダミーワー
ド線ＤＷＬＯに接続されている。また、このビット線Ｂ
Ｌにも寄生容量Ｃ８が存在している。そして両ビット線
間にはラッチ型のセンスアンプＳＡが接続されている。

ビット線ＢＬ、ＢＬのプリチャージ状態ではダニニーワ
ード線ＤＷＬＯ，ＤＷＬＯが共１．ｖａＬの電位源に接
続され、ビット線ｆτはＶＢＬに充電される。次にセン
スアンプＳＡでデータの検出が開始される直前にダミー
ワード線ＤＷＬＯ。

ＤＷＬＯがＶＢＬの電位源から切離され、ダミーワード
線ＤＷＬＯはＶＣＣ電位に、ダミーワード線ＤＷＬＯは
ＶＳＳ電位にそれぞれ接続される。

これによりキャパシタＣＤは充、放電を行なう。

ここで充、放電後のビット線ＢＬの電位をＶ　ｒｔ４と
すると、Ｖ　ｒｅｆ’とＣＢ　＋　　ＣＤ　ｒ　ｖｃＣ
との間には次のような関係が成立する。

ＣＢ　　Ｖａ　Ｌ　　−Ｃｏ　　Ｖｒｅｆ　　−Ｃｐ　
　（Ｖｃ　ｃ−Ｖｒｅｌ’）＋Ｃａ　　Ｖｒｅｒ　　　
−＝　　　５従って、上記５式からＶ　ｒｅｆは次のよ
うに表わされる。

Ｖｒｅｌ’＝−！ユＶＢＬ＋ＣＤＶＣＣ＋＋＋　　６２
Ｃｏ＋Ｃａ 上記Ｖ　ｒｅｆ’は次の式のように書き直すことができ
メモリセルからの読み出し電位の中間電位を比較電位と
して発生させることができる。この後は、Ｖｌ−Ｖｒｅ
ｆまたハＶｒｅ４−ＶＱを入力信号としてセンスアンプ
ＳＡが比較動作し、データの検出が行われる。

第４図は上記のような原理に基づいて比較電位を発生す
る回路を備えた従来のダイナミックＲＡＭの構成を示す
回路図である。図において、Ｂ　Ｌ　１　、　　Ｂ　Ｌ
　１　・−Ｂ　Ｌ　ｍ　、　　Ｂ　Ｌ　ｍはビット線対
、ＭＣはそれぞれ１個のトランジスタとキャパシタとか
ら構成されたメモリセル、ＷＬｌ、・・・ＷＬｎ−１，
ＷＬｎはワード線、ＤＷＬＯ，ＤＷＬＯとＤＷＬｌ、Ｄ
ＷＬＩはダミーワード線対、ＱＥＩ〜ＱＥｍはそれぞれ
対応するビット線対間をイコライズ信号ＥＱＬ　（ビッ
ト線平衡化信号）に基づいて短絡制御するイコライズ用
のトランジスタ、Ｑ　Ｐ　１０．　Ｑ　Ｐ　１１−Ｑ　
ＰＩＩｌｄ、　Ｑ　ＰＩＩｌはそれぞれ対応するビット
線対それぞれをイコライズ信号ＥＱＬに基づいて電位Ｖ
ＢＬに設定するための電位設定用のトランジスタ、ＳＡ
Ｉ〜ＳＡｍは対応するビット線対のデータ検出を制御信
号φＳＡに基づいて行なうラッチ型のセンスアンプ、Ｒ
Ｄは上記ワード線ＷＬ１．−ＷＬｎ−１，ＷＬｎを駆動
するローデコーダ、ＤＷＬＤＯ及びＤＷＬＤＩは上記ダ
ミーワード線対ＤＷＬＯ，ＤＷＬＯとＤＷＬＩ。

ＤＷＬｌを駆動するダミーワード線駆動回路、Ｃｏ　Ｏ
ｆ、　　Ｃｏ　２１・・・ＣＤ　０１．　Ｃｐ　２ｍは
上記各ビット線対のそれぞれ一方（ＢＬ側）と上記ダミ
ー、ワード線対ＤＷＬＯ，ＤＷＬＯそれぞれとの間に接
続され、ビット線ＢＬ側に比較電位を発生させるための
前記第３図中のキャパシタＣＤに対応した比較電位発生
用のキャパシタであり、ＣＤＩＩ。

ＣＤ３１・・・ＣＤ　１ｍ、　　ＣＤ　３ｍ＋は上記各
ビット線対のそれぞ”れ他方（ＢＬ側）と上記ダミーワ
ード線対ＤＷＬ１．ＤＷＬＩそれぞれとの間に接続され
、ビット線ＢＬ側に比較電位を発生させるための前記第
３図中のキャパシタＣＤに対応した比較電位発生用のキ
ャパシタである。

上記ダミーワード線駆動回路ＤＷＬ　Ｄ　Ｏ。

ＤＷＬＤＩはそれぞれ、対応するダミーワード線対間を
イコライズ信号ＥＱＬに基づいて短絡制御するトランジ
スタ１１と、対応するビット線対それぞれをイコライズ
信号ＥＱＬに基づいて両足電位源ＶＢＬと接続するため
のトランジスタ１２．１３と、対応するダミーワード線
対のＤＷＬ側をダミーワード線選択信号ＤＳＥに基づい
て電位源ＶＣＣに接続するＰチャネルトランジスタ１４
及びダミーワード線対のＤＷＬ側をダミーワード線選択
信号ＤＳＥに基づいて電位源ＶＳＳに接続するトランジ
スタ１５とから構成されている。なお、両ダミーワード
線駆動回路の制御に使用されるダミーワード線選択信号
ＤＳＥＯ，ＤＳＥＩは、外部アドレス信号に基づき、図
示しないデコーダにおいていずれか一方が活性化される
。また、特にチャネルを指定しないトランジスタは全て
Ｎチャネルのものである。

このような構成のＲＡＭにおいて、いまビット線ＢＬ側
に接続されたメモリセルが選択されるものとし、選択さ
れたメモリセルの記憶データが論理“１”であるビット
線対をＢＬ“１″。

ＢＬ“１′とし、論理“０′であるビット線対をＢＬ“
０”、ＢＬ“０°と仮定する。

まず、第５図の波形図に示すように、イコライズ信号Ｅ
ＱＬがＶＣＣからＶＳＳに変化する。そとき、ダミーワ
ード線選択信号ＤＳＥＯもＶＳＳからＶＣＣまで上昇し
、ダミーワード線ＤＷＬ　Ｏ。

ＤＷＬＯはそれぞれ電位ＶＢＬからＶＣＣ及びＶＳＳへ
変化し、ビット線ＢＬ側に比較電位が発生する。このと
き、他方対のダミーワード線ＤＷＬ１．ＤＷＬＩはフロ
ーティング状態である。

このとき、ワード線ＷＬによって同時に選択されたメモ
リセルのうち、ｍ個が論理“０°、ｎ個が論理“１”で
あり、ｍ＜ｎであると仮定する。すなわち、大多数のメ
モリセルの記憶データが論理°１“であり、少数のメモ
リセルの記憶データが論理“０”であるとする。

充分にメモリセルの情報がビット線ＢＬに読み出された
後にセンスアンプ活性化信号φＳＡがＶＳＳからＶＣＣ
に変化し、センスアンプＳＡの検出動作が始まる。この
後、ＢＬ“１°及びＢＬ“０”はＶＣＣに、ＢＬ“、０
”及びＢＬ″１′はＶＳＳに変化する。このとき、ＤＷ
Ｌ“１２゜ＤＷＬ　“１＃はフローティング状態である
ので、それぞれの電位はＢＬ“１”及びＢＬ“０”の電
位変化に追随する。ここでダミーワード線対の配線によ
る寄生容量をＣＤＷＬとすると、センスアンプＳＡにお
けるデータ検出の開始直前にダミーワード線ＤＷＬ１ま
たはＤＷＬＩに蓄えられた電荷ｆｆ１Ｑｏは次式で与え
られる。

ＱＯ＝ＣｏｗＬＶａＬ　　　　　　　−８検出開始から
Δを秒後に、ビット線ＢＬ“０”の電位がＶＢＬ＋Δｖ
Ｌに、ビット線ＢＬ″１”の電位がＶＢＬ＋ΔＶＨにそ
れぞれ変化し、ダミーワード線ＤＷＬＩ、ＤＷＬＩ（７
）電位がｖＢＬ＋ΔＶＤＷＬに変化したとすると、この
時点でダミーワード線ＤＷＬＩもしくはＤＷＬｌに蓄え
られた電荷ｆｌＱΔｔは次式で与えられる。

ＱΔｔ　＝Ｃｏ　Ｗ　Ｌ　　（Ｖｓ　Ｌ　＋ΔＶｏ　Ｗ
　Ｌ　）ｎＣｐ（（Ｖｓｔ、＋ΔＶＨ） （ＶｓＬ＋ΔＶｏｗＬ）） 十ｍＣｏ　　（（Ｖａ　Ｌ＋ΔｖＤＷ　Ｌ　）−（Ｖａ
Ｌ−ΔＶＨ））　　　　・”　　９このとき、ｍ＜ｎで
あるので上記９式の第３項の値は第２項の値に比べて無
視することができ、また、検出開始の前後でダミーワー
ド線ＤＷＬ１もしくはＤＷＬｌに蓄えられた電荷は保存
されているので次式が成立する。

ＣＤＷＬＶＢＬ−ＣＤＷＬ　　　　（ＶＢＬ＋　　Δ　
ＶＤＷＬ）−ｎｃｏ　　（Ｖｓ　Ｌ　十ΔＶＤ　Ｗ　Ｌ
　）・・・　　ｌＯ 従って、上記１０式から次の１１式が得られる。

ここで上各値の典型的な一例として、ｎｍ５００、ＣＤ
−２０１）Ｆ、ＣｏｗＬ＝３ｐＦ。

ΔｖＨ−０，３Ｖとすると、ΔＶＤＷＬは２３０ｍＶに
なる。

ところで、データ検出を行なう際の初期ではビット線対
間の電位差が小さく、センスアンプによるラッチは弱い
。このため、第５図に示すように、駆動されたワード線
ＷＬに接続されている記憶データ“０°のメモリセルの
数が少なく、このデータ“０°が読み出されたビット線
電位はダミーワード線ＤＷＬとの間の容量結合によって
引き上げられる。このため、従来ではセンスアンプにお
ける検出感度が低下し、最悪の場合にはビット線対間で
電位の大小関係が反転して誤動作し、信頼性が低下する
という問題がある。

このような問題はｍ（ｎの場合だけではなく、ｎ　（ｍ
の場合、すなわち、大多数のメモリセルの記憶データが
論理“０＃であり、少数のメモリセルの記憶データが論
理“１”であるときにも起こる。第６図はこのときの波
形図を示すものであり、論理“１“のデータを読み出し
たときにダミーワード線ＤＷＬＩ、ＤＷＬＩはフローテ
ィング状態であるため、それぞれの電位はＢＬ“１″及
びＢＬ“０”の電位変化に追随する。従って、この場合
にもセンスアンプの検出感度が低下し、最悪の場合には
誤動作が起こる。

（発明が解決しようとする問題点） このように従来では、データ検出時に、選択されたメモ
リセルが接続されたビット線と比較電位発生用キャパシ
タを介して接続されたダミーワード線がフローティング
状態状態にされることにより、このダミーワード線電位
の影響によりデータ読み出しが行われているビット線電
位が変動し、これによりセンスアンプの検出感度が低下
して信頼性が低下するいう欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、センスアンプの検出感度の低下を防
止することができ、もって高い信頼性を持つダイナミッ
ク型半導体メモリを提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明のダイナミック型半導体メモリは、それぞれ１
個のトランジスタと１個の記憶用キャパシタとから構成
されたメモリセルと、上記メモリセルと接続されたワー
ド線及びビット線と、上記メモリセルからのデータ読み
出し期間に先だつプリチャージ期間に上記ビット線をプ
リチャージ用電位源で充電する充電手段と、上記ビット
線の２本を一対とし、一対の一方のビットｍ電位を比較
電位としてデータ読み出し期間に他方のビット線に発生
するメモリセルからの読み出し電位と比較してデータを
検出するセンスアンプと、２本を一組とする二対のダミ
ーワード線と、上記各ダミーワード線と各ビット線との
間に接続された比較電位発生用キャパシタと、データ読
み出し期間に上記一方対のダミーワード線のそれぞれを
高電位源及び低電位源に接続する手段と、データ読み出
し期間に上記他方対のダミーワード線の両方を一定電位
源に接続する手段から構成されている。

（作用） この発明のダイナミック型半導体メモリでは、データ読
み出し期間に、選択されたメモリセルがある方のビット
線に比較電位発生用キャパシタを介して接続されたダミ
ーワード線対を一定電位源に接続することにより、従来
、データ読み出し期間にフローティング状態にされてい
たダミーワード線対の電位を固定するようにしている。

これにより、メモリセルからデータが読み出される方の
ビット線電位の変動が防止へれ、センスアンプの検出感
度の低下が防止される。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係るダイナミック型半導体メモリの
第１の実施例による構成を示す回路図である。

図において、ＢＬｌ、ＢＬｌ・・ＢＬｍ、ＢＬｍはビッ
ト線対、ＭＣはそれぞれ１個のトランジスタとキャパシ
タとから構成されたメモリセル、ＷＬ　１．−ＷＬｎ−
１，ＷＬｎはワード線、ＤＷＬ、Ｏ，ＤＷＬＯとＤＷＬ
Ｉ、ＤＷＬＩはダミーワード線対、ＱＥＩ〜ＱＥｍはそ
れぞれ対応するビット線対間をイコライズ信号ＥＱＬ　
（ビット線平衡化信号）に基づいて短絡制御するイコラ
イズ用のトランジスタ、ＱＰＩＯ，ＱＰＩＩ〜Ｑ　Ｐ　
ｍＯ。

ＱＰ＋ｎｌはそれぞれ対応するビット線対それぞれをイ
コライズ信号ＥＱＬに基づいて電位ｖＢＬに設定するた
めの電位設定用のトランジスタ、ＳＡＩ〜ＳＡｍは対応
するビット線対のデータ検出を制御信号φＳＡに基づい
て行なうラッチ型のセンスアンプ、ＲＤは上記ワード線
ＷＬＩ、・・・Ｗ　Ｌ　ｎ　−１、ＷＬｎを駆動するロ
ーデコーダ、ＤＷＬ　Ｄ　Ｏ及びＤＷＬＤＩは上記ダミ
ーワード線対ＤＷＬ　０Ｌ）ＷＬ　Ｃ１とＬ）ＷＬ、１
．　Ｌ）ＷＬＩＥ−８１ＫＩ７１Ｔるタミーワード線駆
動回路、Ｃｏ　０１．　　Ｃｏ　２１・・・ＣｐＯｍ。

ＣＤ２＋ｎは上記各ビット線対のそれぞれ一方（ＹＴ側
）と上記ダミーワード線対ＤＷＬＯ，ＤＷＬＯそれぞれ
との間に接続され、ビット線ＢＬ側に比較電位を発生さ
せるための前記第３図中のキャパシタＣ８に対応した比
較電位発生用のキャパシタ、Ｃｐ　１１．　　ＣＤ３ｌ
−Ｃｏ　ｉｌｌ、　　ＣＤ３ｍは上記各ビット線対のそ
れぞれ他方（ＢＬ側）と上記ダミーワード線対ＤＷＬＩ
、ＤＷＬＩそれぞれとの間に接続され、ビット線ＢＬ側
に比較電位を発生させるための前記第３図中のキャパシ
タＣＤに対応した比較電位発生用のキャパシタである。

上記ダミーワード線駆動回路ＤＷＬＤＯ。

ＤＷＬＤＩはそれぞれ、イコライズ信号ＥＱＬ及びアド
レス信号に基づき図示しないデコーダにおいていずれか
一方が活性化されるダミーワード線選択信号ＤＳＥＯも
しくはＤＳＥＩに基づき、上記タミー’Ｆ−Ｆ線対ＤＷ
ＬＯ，ＤＷＬＯ。

ＤＷＬＩ、ＤＷＬＩを所定電位で駆動するものである。

そして、一方のダミーワード線駆動回路ＤＷＬＤＯは次
のように構成されている。信号ＤＳＥＯはインバータ１
Ｂによって反転され、このインバータ１６の出力は電源
電位ＶＣＣとダミーワード線ＤＷＬＯの間に接続された
Ｐチャネルのトラン、ジスタ１４のゲートに供給される
。上記信号ＤＳＥＯは、電源電位ＶＳＳとダミーワード
線ＤＷＬＯの間に接続されたトランジスタ１５のゲート
に供給される。さらに上記信号ＤＳＥＯは２人力ＮＡＮ
Ｄゲート１７の一方入力端に供給される。

この２人力ＮＡＮＤゲート１７の他方入力端には前記イ
コライズ信号ＥＱＬがインバータ１８を介して供給され
る。また、ダミーワード線対ＤＷＬＯ。

ＤＷＬＯ相互間にはトランジスタ１１が、ダミーワード
線ＤＷＬＯとＶＢＬの電位源との間にはトランジスタ１
２が、ダミーワード線ＤＷＬＯとＶＢＬの電位源との間
にはトランジスタ１３がそれぞれ接続され、これらトラ
ンジスタＩＬ　１２．１３のゲートには上記ＮＡＮＤゲ
ート１７の出力が並列に供給される。他方のダミーワー
ド線駆動回路ＤＷＬＤＩも上記と同様に構成されており
、異なっているところは信号ＤＳＥＯの替わりにＤＳＥ
ｌが供給される点である。なお、特にチャネルを指定し
ないトランジスタは全てＮチャネルのものである。また
、上記電位ＶＢＬは例えば中間電位発生回路において外
部電源電位ＶＣＣから形成されている。

次に上記のように構成された回路の動作を説明する。

いま、メモリ・サイクルのプリチャージ期間ではイコラ
イズ信号ＥＱＬはＶＣＣになっており、各ビット線対（
ＢＬ　ｉ、ＢＬ　ｉ、ｉ−１〜ｍ）に接続されたトラン
ジスタＱＥＳＱＰはそれぞれ導通し、各ビット線はｖ８
して充電されている。このとき、ダミーワード線選択信
号ＤＳＥＯ１ＤＳＥＩは共にＶＳＳであり、ダミーワー
ド線駆動回路ＤＷＬＤＯ１ＤＷＬＤｌ内ではトランジス
タ１４．１５が非導通状態になっている。さらに信号Ｅ
ＱＬがＶＣＣになっているので、インバータ１８の出力
がＶＳＳとなり、ＮＡＮＤゲー）１７の出力はＶＣＣと
なる。このため、両回路ではトランジスタ１１．１２．
１３が全て導通し、ダミーワード線ＤＷＬＯ，ＤＷＬＯ
及びＤＷＬｌ、ＤＷＬＩも全てＶＢＬで充電されている
。

この状態からアクティブ動作が開始すると、まず、イコ
ライズ信号ＥＱＬがＶＣＣからＶＳＳに変化し、各ビッ
ト線対に接続されたトランジスタＱＥ、ＱＰがそれぞれ
非導通となり、各ビット線対はＶＢＬから切り離される
。このとき、ダミーワード線駆動回路ＤＷＬＤＯ及びＤ
ＷＬＤＩ内では信号ＥＱＬがＶＳＳに変化することによ
ってインバータ１８の出力がＶＣＣとなるが、まだ、ダ
ミーワード線選択信号ＤＳＥＯ１ＤＳＥＩはＶＳＳで共
に非選択なままなので、トランジスタ１１．１２．１３
はそれぞれ導通のままであり、各ダミーワード線はＶＢ
Ｌに接続されたままである。

この後、外部アドレス信号に基づいてダミー、ワード線
選択信号ＤＳＥＯ１ＤＳＥ１のいずれか一方が活性化さ
れる。こ・こで、例えば信号ＤＳＥＯが活性化され、こ
の信号ＤＳＥＯがＶＳＳからＶＣＣに変化したと仮定す
ると、ダミーワード線駆動回路ＤＷＬＤＯ内でトランジ
スタ１４．１５が導通する。このとき、このダミーワー
ド線駆動回路ＤＷＬＤＯでは、インバータ１８の出力が
予めＶＣＣになっているため、信号ＤＳＥＯがＶＣＣに
変化することによってＮＡＮＤゲート１７の出力がＶＳ
Ｓに変化し、トランジスタ１１．１２．１３が全て非導
通となる。これにより、トランジスタ１４を介してダミ
ーワード線ＤＷＬＯの電位がＶＢＬからＶＣＣに充電さ
れ、他方、トランジスタ１５を介してダミーワード線Ｄ
ＷＬＯの電位がＶＢＬからＶＳＳに放電される。この充
、放電はキャパシタＣ００１，Ｃｏ　２１〜Ｃｐ　０１
．　　ＣＤ　２ｍそれぞれを介して行われ、これにより
各ビット線対のＢＬ側に前記したような比較電位Ｖ　ｒ
ｅｆが発生する。

他方、外部アドレス信号に基づき、ローデコーダＲＤに
よって一つのワード線ＷＬ、例メモリセルからデータが
読み出される。これにより、メモリセルデータに基づく
電位及び比較電位が各ビット線対に発生する。この後、
制御信号φＳＡに基づいて各センスアンプＳＡがデータ
の検出を開始する。

このデータ検出の際、各ビット線対で選択されたメモリ
セルが接続されている方のビット線ＢＬと、キャパシタ
ＣＤ　１１．　　ｃｐ３１・・・ＣＤ　１１１１．　　
ＣＤ　３１１を介して接続されている他方対のダミーワ
ード線対ＤＷＬ１．ＤＷＬＩそれぞれの電位は当初のｖ
ＢＬのままである。すなわち、信号ＤＳＥＩは非活性の
ＶＳＳのままであるため、信号ＥＱＬがＶＳＳに変化し
てインバータ１８の出力がＶＣＣに変化しても、ＮＡＮ
Ｄゲート１７の出力はＶＣＣのままである。従って、非
活性のダミーワード線駆動回路ＤＷＬＤＩ内ではトラン
ジスタ１１．１２．１３が導通したままとなり、ダミー
ワード線対ＤＷＬ１．ＤＷＬ１それぞれの電位はｖＢＬ
のまま変化しない。この結果、メモリセルからデータが
読み出された方のビット線電位はダミーワード線の影響
を受けなくなり、センスアンプにおける検出感度の低下
が防止され、信頼性の大幅な向上が期待できる。

第２図はこの発明の他の実施例による構成を示す回路図
である。この実施例回路が上記第１図の実施例のものと
異なっている点は、前記ダミーワード線駆動回路ＤＷＬ
ＤＯ１ＤＷＬＤＩ内のインバータ１８とＮＡＮＤゲート
１７の替わりに２個のトランジスタ１９．２０を設ける
ようにしたものである。

そして、新たに設けられた２個のトランジスタ１９．２
０のそれぞれは、ダミーワード線ＤＷＬＯもしくはＤＷ
Ｌ　１とＶＢＬの電位源との間及びダミーワード線ＤＷ
ＬＯもしくはＤＷＬｌとｖＢＬの電位源との間に接続さ
れており、両トランジスタ１９．２０のゲートには前記
インバータ１Ｂの出力が供給されている。

このような構成でなる回路において、アクティブ動作が
開始され、イコライズ信号ＥＱＬがＶＣＣからＶＳＳに
変化することにより、ダミーワード線駆動回路ＤＷＬＤ
Ｏ及びＤＷＬＤＩ内でトランジスタ１１．１２．１３が
非導通となる。ところが、ダミーワード線選択信号ＤＳ
ＥＯ１ＤＳＥ１はまだ活性化されていず、Ｖ　Ｓ　Ｓと
なっているので、インバータｌＢの出力はＶＣＣである
。従って、トランジスタ１９．２０は導通したままの状
態となり、ダミーワード線ＤＷＬＯ，ＤＷＬＯ及びＤＷ
ＬＩ。

ＤＷＬ　１はそれぞれｖＢＬで充電されている。この後
、例えば信号ＤＳＥＯが活性化されてＶＳＳからＶＣＣ
に変化したとすると、ダミーワード線駆動回路ＤＷＬＤ
Ｏ内でトランジスタ１４．１５が導通し、トランジスタ
１９．２０は非導通となる。これにより、トランジスタ
１４を介してダミーワード線ＤＷＬＯの電位がＶＢＬか
らＶＣＣに充電され、トランジスタ１５を介してダミー
ワード線ＤＷＬ　Ｏの電位がＶＢＬからＶＳＳに放電さ
れる。他方、非活性の信号ＤＳＥＩにより、ダミーワー
ド線駆動回路ＤＷＬＤＩ内ではトランジスタ１９．２０
が導通したままであり、ダミーワード線ＤＷＬ　１゜Ｄ
ＷＬｌそれぞれの電位はＶＢＬのまま変化しない。

なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記各実施例ではこの発明をＰチャネルトランジスタ
とＮチャネルトランジスタを使用したＣＭＯＳ型のダイ
ナミック型半導体メモリに実施した場合について説明し
たが、これはＮチャネルトランジスタのみを使用した単
一チャネル構成のものに実施可能であることはいうまで
もない。また、プリチャージ用の電位源ＶＢＬとして中
間電位発生回路を使用する場合について説明したが、こ
れは外部電源を使用するようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、センスアンプの
検出感度の低下を防止することができ、もって高い信頼
性を持つダイナミック型半導体メモリを提供することが
できる。

【図面の簡単な説明】

第１図はこの発明に係るダイナミック型半導体メモリの
第１の実施例による構成を示す回路図、第２図はこの発
明の他の実施例による構成を示す回路図、第３図はダイ
ナミックＲＡＭで比較電位を発生する原理を説明するた
めの回路図、第４図は従来のダイナミックＲＡＭの構成
を示す回路図、第５図及び第６図はそれぞれ従来のＲＡ
Ｍの波形図である。 ＢＬ、正１・・・ビット線、ＷＬ・・・ワード線、ＤＷ
Ｌ・・・ダミーワード線、ＭＣ・・・メモリセル、ＣＤ
・・・比較電位９発生用のキャパシタ、ＳＡ・・・セン
スアンプ、ＲＤ・・・ローデコーダ、ＱＥ、ＱＰ・・・
トランジスタ、ＤＷＬＤ・・・ダミーワード線駆動回路
、１１、　１２．１３．１４．　１５．１９．２０・・
・トランジスタ、１８、１８・・・インバータ、１７・
・・ＮＡＮＤゲート。 出願人代理人　弁理士　鈴江武彦 第５図

Claims (3)

【特許請求の範囲】
1. （１）それぞれ１個のトランジスタと１個の記憶用キャ
   パシタとから構成されたメモリセルと、上記メモリセル
   と接続されたワード線及びビット線と、上記メモリセル
   からのデータ読み出し期間に先だつプリチャージ期間に
   上記ビット線をプリチャージ用電位源で充電する充電手
   段と、上記ビット線の２本を一対とし、一対の一方のビ
   ット線電位を比較電位としてデータ読み出し期間に他方
   のビット線に発生するメモリセルからの読み出し電位と
   比較してデータを検出するセンスアンプと、２本を一組
   とする二対のダミーワード線と、上記各ダミーワード線
   と各ビット線との間に接続された比較電位発生用キャパ
   シタと、データ読み出し期間に上記一方対のダミーワー
   ド線のそれぞれを高電位源及び低電位源に接続する手段
   と、データ読み出し期間に上記他方対のダミーワード線
   の両方を一定電位源に接続する手段とを具備したことを
   特徴とするダイナミック型半導体メモリ。
2. （２）データ読み出し期間に一定電位源に接続される前
   記他方対のダミーワード線のそれぞれが、選択されたメ
   モリセルがあるビット線に前記各比較電位発生用キャパ
   シタを介して接続されている特許請求の範囲第１項に記
   載のダイナミック型半導体メモリ。
3. （３）前記一定電位源がプリチャージ用電位源である特
   許請求の範囲第１項に記載のダイナミック型半導体メモ
   リ。