JP2559779B2

JP2559779B2 - スタティックｒａｍ装置

Info

Publication number: JP2559779B2
Application number: JP62330128A
Authority: JP
Inventors: 範幸松井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: JPH01173386A

Description

【発明の詳細な説明】〔概要〕外部から入力されるアドレス信号の変化に対応してデ
ータの出力が即座に変化するスタティックRAM装置に関
し、多重選択が発生しないようにすることを目的とし、データを記憶する複数のメモリ・セルと、該メモリ・
セルの中の１つを指定するアドレス信号をデコードする
デコーダとを有してなるスタティックRAM装置におい
て、該デコーダの出力の立ち上がりを遅延させる立ち上
がり遅延回路を設けるように構成する。

〔産業上の利用分野〕

本発明はスタティックRAM装置に関し、特に、外部か
ら入力されるアドレス信号の変化に対応してデータの出
力が即座に変化するスタティックRAM装置に関する。

外部から入力されたアドレス信号をデコードして行選
択信号と列選択信号とを生成し、これらの選択信号によ
りマトリクス状に配置された複数のメモリ・セルの内、
該アドレス信号が指定するものからのデータ出力を選択
して読み出すスタティックRAM装置が良く知られてい
る。このようなスタティックRAM装置の内、外部から入
力されるアドレス信号の変化に対応してデータの出力が
即座に変化するタイプのものにおいては、製造時のプロ
セスのばらつき等のために上記の選択信号にスキューを
生ずると、複数の行または列を同時に選択してしまう、
多重選択という事態が発生することがあり、このような
事態の発生を防止する技術が要望されていた。

〔従来の技術、および発明が解決しようとする問題点〕

第８図は従来のスタティックRAM装置の１列の概略構
成を示すものである。第８図では、簡単のために、メモ
リ・セル31,32,33,34が２行２列のマトリクスを形成す
るものについて示している。第８図の構成において、ア
ドレス信号の内、上位ビットは行デコーダ11においてデ
コードされ、ワード線13,14上に行選択信号として出力
されて目的のメモリ・セルを含む行を指定し、下位ビッ
トは列デコーダ12においてデコードされて、上記の指定
された行のメモリ・セルが記憶しているデータを出力し
ているデータ・ビット線35₁,35₂,36₁,36₂の内、目的の
メモリ・セルの列のデータ・ビット線を選択する列選択
信号として、該データ・ビット線とセンス・アンプ38に
至る共通データ線37₁,37₂との間に設けられたゲート回
路41₁,41₂,42₁,42₂に印加され、該データ・ビット線と
該共通データ線37₁,37₂とを接続する。このようにし
て、アドレス信号が指定する目的のメモリ・セルの記憶
内容が読み出される。なお、上記の各メモリ・セルは、
良く知られているように、第９図にその１例が示されて
いるようなフリップ・フロップ回路を主な構成要素とす
るものである。

ところで、上記のような構成においては、製造時のプ
ロセスのばらつき等のために上記の選択信号にスキュー
を生ずると、複数の行または列を同時に選択してしま
う、多重選択という事態が発生することがある。この場
合、もし、異なる状態を保持する２つのメモリ・セルが
同時に選択されると、これらのメモリ・セルの内容が破
壊（反転）されることがあった。

本発明は上記の問題点に鑑み、なされたもので、多重
選択が発生しないスタティックRAM装置を提供すること
を目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。本図において、１は
アドレス・デコーダ、そして、２は立ち上がり遅延回路
である。

アドレス・デコーダ１は、本発明のスタティックRAM
装置においてデータを記憶する複数のメモリ・セル31,3
2,33,34の中の１つを指定する。立ち上がり遅延回路２
は、該アドレス・デコーダ１の出力の立ち上がりを遅延
させる。

〔作用〕

目的のメモリ・セルを指定するアドレス・デコーダ１
の出力は、立ち上がり遅延回路２によって、その立ち上
がりのみが遅延されるので、本発明のスタティックRAM
装置に入力されるアドレス信号の変化時において、前の
アドレス信号に対応してメモリ・セルを選択する信号が
有効である時間と、後のアドレス信号に対応して他のメ
モリ・セルを選択する信号が有効である時間との間に、
いずれのメモリ・セルを選択する信号も有効でない時間
が設けられたことになり、異なるメモリ・セルを選択す
る信号が同時に有効になるという事態、すなわち、多重
選択が発生することがなくなる。

〔実施例〕

第２図は本発明のスタティックRAM装置の実施例の概
略構成を示すものである。第２図において、11はデコー
ダ、12は列デコーダ、13,14はワード線、15,16はビット
選択線、31,32,33,34はメモリ・セル、35₁,35₂,36₁,36₂
はデータ・ビット線、37₁,37₂はは共通ビット線、38は
センス・アンプ、39は出力バッファ回路、そして、41₁,
41₂,42₁,42₂はゲート回路である。以上の構成要素は、
前述の第８図の従来の構成におけるものと同様である
が、第２図の構成においては、行デコーダ11の各出力端
子とワード線13,14との間には、立ち上がり遅延回路21,
22が設けられ、また、列デコーダ12の各出力端子とゲー
ト回路41₁,41₂,42₁,42₂の制御入力端子との間には、立
ち上がり遅延回路23₁,23₂,24₁,24₂が設けられる。した
がって、アドレス信号の上位ビットをデコードする行デ
コーダ11の出力は、該立ち上がり遅延回路21,22を介し
てワード線13あるいは14上に行選択信号として出力さ
れ、アドレス信号の下位ビットをデコードする列デコー
ダ12の出力は、該立ち上がり遅延回路23₁,23₂,24₁,24₂
を介して該ゲート回路41₁,41₂,42₁,42₂の制御入力端子
に列（ビット）選択信号として印加される。

メモリ・セル31,32,33,34は、前述のように、例え
ば、第９図に示されるような構成を有するもので、フリ
ップ・フロップ回路303と、該フリップフロップ回路303
の互いに逆相関係にある出力を現わす２つの出力端子
と、それぞれ、１対のデータ・ビット線35₁,35₂,あるい
は36₁,36₂の一方および他方とを接続、あるいは、非接
続とするスイッチング素子301,302とから構成される。
該スイッチング素子301,302は、共に、それぞれの制御
入力端子を前記ワード線13あるいは14に接続し、前記の
行選択信号よって制御される。こうして、有効な行選択
信号が出力された行のワード線に接続された、全ての列
のメモリ・セル（のフリップ・フロップ回路）が保持す
る記憶内容が、それぞれ対応する列のデータ・ビット線
の対上に出力される。これらのデータ・ビット線35₁,35
₂,36₁,36₂は、それぞれ、ゲート回路41₁,41₂,42₁,42₂を
介して共通データ線37₁,37₂に接続される。そして、上
記データ・ビット線の対35₁,35₂,あるいは36₁,36₂に接
続するゲート回路の対41₁,41₂あるいは42₁,42₂の制御入
力端子は、上記立ち上がり遅延回路23₁,23₂,24₁,24₂を
介して前記列デコーダ12の対応する出力端子に接続され
ており、該ゲート回路の対41₁,41₂あるいは42₁,42₂の
内、該立ち上がり遅延回路23₁,23₂,24₁,24₂を介して前
記列デコーダ12からの有効な列（ビット）選択信号を制
御信号として受けた対は開となって対応するデータ・ビ
ット線の対35₁,35₂あるいは36₁,36₂を共通データ線37₁,
37₂に接続する。こうして、アドレス信号によって指定
されたメモリ・セルが記憶するデータは、共通データ線
37₁,37₂上に読み出され、センス・アンプ38において検
出、且つ増幅され、出力バッファ回路39を経て出力され
る。

立ち上がり遅延回路の構成の例は第３図に示されてい
る。すなわち、入力信号Ａと該信号Ａをバッファ回路に
より遅延させた信号ＢとをAND回路に入力し、該AND回路
の出力信号Ｃを求めるものである。第３図の構成のタイ
ミングは第４図に示されている。時刻τ_１において入力
信号Ａが立ち上がり、第３図のバッファ回路における遅
延時間の後、時刻τ_２において該バッファ回路の出力Ｂ
が立ち上がり、これにより、AND回路の出力も立ち上が
る。立ち下がりに関しては、時刻τ_３においてAND回路
の出力は入力信号Ａの立ち下がりと同時に立ち下がる。
このように、第３図の構成によって立ち上がりのみが入
力信号より遅延し、立ち下がりは入力信号と同時となる
出力が得られる。

第２図の立ち上がり遅延回路21,22のための、さらに
具体的な構成例が第５図に示されている。第５図におい
て、201は、例えば、半導体上に形成されるMOS構造にお
いてゲート電極と、接地されたソースおよびドレイン電
極とのあいだに形成されるゲート容量、202および203は
同様に半導体上に形成されるｎチャンネルFETである。
第５図の構成によれば、第２図の行デコーダ11の全ての
出力は、２つの経路に分岐される。該２つの経路の内、
一方はそのまま、上記FETの一方203のゲート端子に接続
され、他方は、負荷容量として上記のゲート容量201を
付加された上で上記FETの他方202のゲート端子に接続さ
れる。これらのFET202および203はソース−ドレイン方
向に直列に接続され、この直列接続の一端は接地され、
他端は、やはりMOS構造によって形成された抵抗を介し
て“H"レベルの電圧源に接続されている。そして、該他
端が前記の第２図のワード線13または14に接続される。
行デコーダ11の１つの出力が“H"となると直ちにFET203
がONとなるが、FET202のゲートに至る経路は負荷容量が
大きいため遅延され、該負荷容量の大きさに応じた遅延
時間の後、該FET202はONとなる。したがって、対応する
ワード線13または14上の信号のレベル、行デコーダ11の
出力の立ち上がりより上記遅延時間の後、変化する。行
デコーダ11の出力の立ち下がりに対しては、直ちにFET2
03がOFFとなるので、対応するワード線上の信号の変化
には遅延は生じない。

第６図には第２図の列デコーダ12の出力の立ち上がり
の遅延のための具体的な構成例が示されている。第６図
の構成は、第２図において、例えば、ゲート回路41₁と
立ち上がり遅延回路23₁（41₂と23₂,42₁と24₁,42₂と24₂
についても同様）とを組み合わせたものに対応する。第
６図の構成においても、211は第５図の201と同様のゲー
ト容量、212および213も第５図の202お203と同様のｎチ
ャンネルFETである。FET212と213とのソース−ドレイン
方向の直列接続が形成され、列デコーダ12の出力が12の
出力が２つの経路に分岐されて、一方がそのままFET213
のゲート端子に接続され、他方がゲート容量による負荷
容量を付加されてFET212のゲート端子に接続される構成
は、第５図の構成と同様である。第６図の構成において
は、上記２つのFET212および213の直列接続の一端は第
２図のデータ・ビット線35₁,35₂,36₁,36₂に接続され、
該直列接続の他端は第２図の共通データ線37₁,37₂を介
してセンス・アンプ38に接続される。上記のように、第
５図と同様の構成により、FET212および213の直列接続
は、列デコーダ12の出力の立ち上がりの時点より所定の
遅延の後導通可能となり、該列デコーダ12の出力の立ち
下がりの時点より遮断される。

なお、第５図における容量201および第６図における
容量211は、配線の長さを長くすることにより、配線容
量を大きくすることによって置き換えることができる。

上述の第2,5,6,および９図の構成による本発明のスタ
ティックRAM装置の実施例の動作のタイミングの１例を
第７図に示す。第７図においては、第２図のスタティッ
クRAM装置に入力されるアドレス信号がA1,A2,A3へと変
化するときのタイミングが示されている。第７図におい
て、O_R1,O_R2,O_R3は、それぞれ、アドレス信号A1,A2,A3
に対して有効な信号を出力する行デコーダ11の出力端子
に接続される立ち上がり遅延回路の出力、すなわち、行
選択信号、そして、O_C1,O_C2,O_C3は、それぞれ、アドレ
ス信号A1,A2,A3に対して有効な信号を出力するデコーダ
12の出力端子に接続される立ち上がり遅延回路の出力、
すなわち、列（ビット）選択信号である。ここで、アド
レス信号A1およびA2の行デコーダ11に入力される上位ビ
ットは同一であり、また、アドレス信号A2およびA3の列
デコーダ12に入力される下位ビットは同一であるものと
する。

まず、アドレス信号がA1からA2へと変化するとき、ア
ドレス信号A1およびA2の、行デコーダ11に入力される上
位ビットが同一であるので上記行選択信号O_R1およびO_R2
は同一の行に対応する同一の信号であり、変化しない
が、アドレス信号A1およびA2の、列デコーダ12に入力さ
れる下位ビットは異なるため、アドレス信号A1に対応す
る行デコーダ11の出力O_C1は立ち下がる。これにより、
アドレス信号のA1からA2への変化の際には、データ・ビ
ット線35₁,35₂,36₁,36₂上のデータD1およびD2には変化
はないが、列選択信号O_C1が有効でなくなることによ
り、対応するゲート回路、例えば、41₁,41₂が閉となっ
て、アドレス信号A1に対応して共通データ線37₁,37₂上
に出力されていたデータ・ビット線35₁,35₂上のデータD
1は該共通データ線37₁,37₂上には出力されなくなる。こ
のときの時刻をt₁とする。前述の第２図の構成により、
アドレス信号A2に対して有効な信号を出力する列デコー
ダ12の出力端子に接続される立ち上がり遅延回路の出力
O_C2は、所定の遅延時間の後、時刻t₂において立ち上が
る。よって、時刻t₁から時刻t₂までの間は、共通データ
線37₁,37₂は、いずれのデータ・ビット線35₁,35₂,36₁,3
6₂にも接続されないので、列デコーダ12の出力にスキュ
ー等を生じても、多重選択が発生することはなく、該共
通データ線37₁,37₂を介して複数のデータ・ビット線同
士が接続されて、それらのデータ・ビット線に接続され
るメモリ・セルの内容が破壊されるようなことはない。

次に、アドレス信号がA2からA3へと変化する際には、
行デコーダ11の出力は変化するが、列デコーダ12の出力
は変化しない。したがって、第７図に示されるように、
アドレス信号A1およびA2に対応して有効であった行選択
信号O_R1＝O_R2は立ち下がる。これにより、それまで該行
選択信号O_R1＝O_R2によってデータ・ビット線35₁,35₂,36
₁,36₂に接続されていた行のメモリ・セル、例えば、31,
32は該データ・ビット線35₁,35₂,36₁,36₂から切り離さ
れる。このときの時刻をt₃とする。前述の第２図の構成
により、アドレス信号A3に対して有効な信号を出力する
行デコーダ11の出力端子に接続される立ち上がり遅延回
路の出力、すなわち、行選択信号O_R3は、所定の遅延時
間の後、時刻t₄において立ち上がる。これに応じて時刻
t₄においてデータ・ビット線35₁,35₂,36₁,36₂上には、
該行選択信号O_R3によって選択された行のメモリ・セ
ル、例えば、34,33のデータD4,D3が出力される。よっ
て、時刻t₃から時刻t₄までの間は、全てのデータ・ビッ
ト線35₁,35₂,36₁,36₂は、いずれのメモリ・セルからも
切り離される。したがって、行デコーダ11の出力にスキ
ュー等を生じても、多重選択が発生することはなく、該
データ・ビット線35₁,35₂,36₁,36₂を介して複数のメモ
リ・セル同士が接続されて、それらのメモリ・セルの内
容が破壊されるようなことはない。なお、アドレス信号
A2およびA3に対応する列選択信号O_C2＝O_C3はこの間、変
化しないが、上記のように、データ・ビット線35₁,35₂,
36₁,36₂上にデータが存在しなくなることにより、共通
ビット線37₁,37₂上にも、時刻t₃から時刻t₄までの間は
データは出力されず、時刻t₄より、アドレス信号A2に対
応して選択していた列のデータ・ビット線、例えば、36
₁,36₂に現れたデータD3が、該共通データ線37₁,37₂上に
出力される。

以上、行選択信号のみが変化する場合と、列選択信号
のみが変化する場合とについて述べたが、一般に、行選
択信号および列選択信号の両方が変化しても、異なる行
の間、あるいは、異なる列の間における多重選択の防止
に関して、上記の説明はそのまま成立する。

以上の説明からも明らかなように、行についても列に
ついても多重選択が発生しないためには、行選択信号お
よび列選択信号のそれぞれが、十分な遅延時間をもって
立ち上がればよい。

〔発明の効果〕

本発明によるスタティックRAM装置においては、多重
選択の発生が防止できる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例の概略構成図、第３図は立ち上がり遅延回路の構成例を示す図、第４図は第３図の構成のタイミング図、第５図は第２図の立ち上がり遅延回路21,22の構成例を
示す図、第６図は第２図の列（ビット）選択信号の立ち上がり遅
延のための構成例を示す図、第７図は第２図の構成のタイミング図、第８図は従来のスタティックRAM装置の構成概略図、そ
して第９図は第２図のメモリ・セルの構成例を示す図であ
る。〔符号の説明〕１……アドレス・デコーダ、 2,21,22,23₁,23₂,24₁,24₂……立ち上がり遅延回路、 11……行デコーダ、12……列デコーダ、 13,14……ワード線、 15,16……列（ビット）選択線、 31,32,33,34……メモリ・セル、 35₁,35₂,36₁,36₂……データ・ビット線、 37₁,37₂……共通データ線、 38……センス・アンプ、 39……出力バッファ回路、 41₁,41₂,42₁,42₂……ゲート回路、 303……フリップ・フロップ回路。

Claims

(57)【特許請求の範囲】

【請求項１】データを記憶する複数のメモリ・セル（3
1,32,33,34）と、該メモリ・セルの中の１つを指定する
アドレス信号をデコードするデコーダ（11,12）とを有
してなるスタティックRAM装置において、該デコーダ（11,12）の出力の立ち上がりを遅延させる
立ち上がり遅延回路（21,22,23₁,23₂,24₁,24₂）を設け
ることを特徴とするスタティックRAM装置。
【請求項２】前記立ち上がり遅延回路（21,22,23₁,23₂,
24₁,24₂）は、前記デコーダ（11,12）の出力と該デコー
ダ（11,12,）の出力を遅延させた出力との論理積を出力
する特許請求の範囲第１項記載のスタティックRAM装
置。
【請求項３】前記デコーダ（11,12）の出力の遅延はゲ
ート容量による特許請求の範囲第２項記載のスタティッ
クRAM装置。
【請求項４】前記デコーダ（11,12）の出力の遅延は配
線容量による特許請求の範囲２項記載のスタティックRA
M装置。