KR100608935B1 - 지연회로 - Google Patents

지연회로 Download PDF

Info

Publication number
KR100608935B1
KR100608935B1 KR1019990015287A KR19990015287A KR100608935B1 KR 100608935 B1 KR100608935 B1 KR 100608935B1 KR 1019990015287 A KR1019990015287 A KR 1019990015287A KR 19990015287 A KR19990015287 A KR 19990015287A KR 100608935 B1 KR100608935 B1 KR 100608935B1
Authority
KR
South Korea
Prior art keywords
terminal
capacitor
potential
voltage
circuit
Prior art date
Application number
KR1019990015287A
Other languages
English (en)
Other versions
KR19990083576A (ko
Inventor
야마사키고이치
무카이나카노히로시
Original Assignee
세이코 인스트루 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 인스트루 가부시키가이샤 filed Critical 세이코 인스트루 가부시키가이샤
Publication of KR19990083576A publication Critical patent/KR19990083576A/ko
Application granted granted Critical
Publication of KR100608935B1 publication Critical patent/KR100608935B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H03H11/265—Time-delay networks with adjustable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Networks Using Active Elements (AREA)
  • Charge And Discharge Circuits For Batteries Or The Like (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Direct Current Feeding And Distribution (AREA)

Abstract

커패시터에 대한 충방전을 이용하는 지연회로에서, 커패시터가 단락되거나 개방되어진 상태에서 지연 시간이 짧아지더라도, 출력 전압이 반전되어 외부로 신호를 전송되도록 한다. 지연시간을 설정하기 위해 커패시터의 충방전을 사용하는 지연회로에, 커패시터 단자가 소정의 전압범위를 초과하는지를 검출하는 전압검출회로가 부가된다.

Description

지연회로{DELAY CIRCUIT}
도 1은 본 발명의 지연회로에 대한 일 실시예를 도시한 회로도,
도 2는 종래의 지연회로를 도시한 회로도,
도 3은 종래의 지연회로의 상태변화를 도시한 도면,
도 4는 종래의 지연회로의 상태변화를 도시한 도면,
도 5는 본 발명의 지연회로에 대한 일 실시예의 상태변화를 도시한 도면,
도 6은 본 발명의 지연회로에 대한 일 실시예의 상태변화를 도시한 도면,
도 7은 본 발명의 지연회로에 대한 다른 실시예의 회로도,
도 8은 본 발명의 지연회로에 대한 다른 실시예의 상태변화를 도시한 도면.
도 9는 본 발명의 지연회로에 대한 다른 실시예의 상태변화를 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1, 2: 스위치 3, 4: 전원
5: 기준전압 8: 제어회로
9, 13: 비교기 10: 출력단
11: 입력단자 12: 정전류원
A: 단자
본 발명은 커패시터에 대한 충방전을 이용하는 지연회로 및 이 지연회로를 이용한 장치에 관한 것이다.
커패시터에 대한 충방전을 사용하는 종래의 지연회로의 예를 도 2에 도시하였다. 이 지연회로의 작동을 먼저 설명하도록 한다.
초기상태에서, 스위치 '1'은 턴-온되어 있고(닫힘), 스위치 '2'는 턴-오프되어 있으며(열림), 커패시터(7)가 접속된 단자 A는 전위 V1-V2를 갖는다. 이 지연회로의 작동을 시작하기 위해서, 입력단자(11)에 신호가 주어진다. 신호가 입력단자(11)에 들어가면, 제어회로(8)는 스위치(1)를 턴-오프하고, 스위치(2)를 턴-온한다. 그러면, 정전류원(12)이 단자 A에 접속되고, 단자 A에 접속된 커패시터(7)의 전하는 방전된다.
단자 A의 전위가 기준전압(5)의 전위 V3가 될 때, 비교기(9)의 출력은 반전된다(inverted). 방전이 되는 데는 약간의 시간이 소요되므로, 이 회로는 지연회로로 사용된다. 여기서, 제어회로(8)의 작동 개시로부터 비교기(9)의 출력이 반전되기까지의 시간이 지연시간이다.
이러한 것들은 도 3에 도시되어 있다. 수평축은 시간을 나타내며, 수직축은 전압을 나타낸다. 초기 상태에서, 비록 도 2의 단자 A에서 전위가 V1-V2일지라도, 용량(capacitance)은 신호가 입력단자(11)로 입력될 때, 시간 ta로부터 정전류에 의해 방전되며, 단자 A에서의 전위는 낮아진다. 그후, 단자 A에서의 전위가 기준 전압(5)의 전위 V3에 도달하면, 비교기의 출력전압은 반전된다.
커패시터(7)의 용량값을 C0 정전류원(12)의 정전류 값을 I0라고 하면, 지연시간 T0는 다음의 수학식과 같이 얻어진다.
T0 = C0 ×(V1 - V2 - V3)×I0
용량값 C0가 크게 되고, 정전류값 I0가 작아지면, 지연시간은 증가할 수 있다. 한편, 용량값 C0가 작게 되고, 정전류값 I0가 커지면, 지연시간은 감소될 수 있다.
그러나, 종래기술로서 도 2에 도시한 커패시터(7)에 대한 충방전을 이용하는 지연회로의 경우에는 다음과 같은 문제점이 있다.
전술한 지연회로에서, 문제는 커패시터(7)가 접속되는 단자 A가 전위 V1에 단락되는 상태에서 발생한다. 커패시터(7)에 접속될 단자 A가 전압 (V1-V2)보다 높은 전압을 가지도록 되는 경우에, 비교기(9)의 반전 입력단자는 V3보다 낮게 되지 않는다. 그러므로, 비교기(9)의 출력은 반전되지 않는다. 이것은 지연이 실현되지 않는다는 것을 의미하며, 지연시간이 무한대로 연장되는 것을 의미한다. 도 4는 이 시점에서의 전위를 보여주는 것이며, 커패시터(7)가 접속된 단자 A는 비정상적인 상태로 접속되고 전위 V1을 갖는다. 그러므로, 단자 A에서의 전압은 항상 전위 V1인 상태로 되며, 비교기(9)의 출력은 반전되지 않는다.
이 지연회로는 또한 보호회로 또는 오작동 방지회로로 이용될 수도 있다. 예를 들면, 리튬이온 전지에서, 전압이 높을 때, 폭발을 일으키게 될 위험이 있고 따라서, 과충전 방지회로가 제공된다. 이때, 지연회로가 과충전 방지회로로 사용될 수 있다. 또한, 지연회로는 리튬 이온 전지의 충전기에서 사용되어 충전시간 등을 설정하는 데 사용될 수 있다(충전 정지 회로). 그러므로, 도 1에 도시된 것처럼 커패시터(7)가 접속된 단자 A가 V1-V2보다 높은 전압에대해 단락될 때, 과충전방지회로 또는 충전정지회로는 작동하지 않으며, 그래서 매우 위험한 상태가 발생한다. 충전기의 지연이 작동하지 않는다면, 충전은 영구히 계속되고, 충전기 및 리튬이온 전지의 열발생이 진행된다. 폭발을 일으키며, 장치의 열발생을 발생시키는 매우 위험한 상태를 초래하는 원인이 되기도 한다.
위험을 방지하여 안전문제를 개선하기 위해 제공되는 회로에서는, 문제가 발생되더라도 보호기능이 작동하도록 하여야 한다. 소위 고장-안전(fail-safe)이라는 개념이 알려져 있다. 본 발명에서는, 비록 지연시간이 짧아지더라도 출력전압은 반전되고, 그 결과 신호가 외부로 전달될 수 있도록 할 것을 요구하고 있다.
본원 발명에 따르면, 지연시간을 설정하는 커패시터의 충방전을 사용하는 지연회로에, 커패시터의 단자전압이 사전설정된 전압범위를 초과하는 지를 검출하기 위해 전압검출회로가 부가된다.
이하, 첨부된 도면을 참고하여 본원 발명의 구성 및 작동을 상세히 설명하도 록 한다.
지연시간을 설정하도록 커패시터에 대한 충방전을 사용하는 지연회로에서, 커패시터 단자가 충방전을 수행하는 전압범위를 초과하는 지를 검출하는 전압검출회가 부가되어, 고장 없이 지연시간이 완료된다.
도 1에 도시한 실시예에서, 이 지연회로의 작동을 설명하도록 한다.
초기 상태에서, 스위치 1은 턴-온(닫힘)되어 있고, 스위치 2는 턴-오프(열림)되어 있다. 커패시터(7)가 접속된 단자 A는, 전원 전압(3)의 전위(V1)에서 기준전압(4)의 전위 V2를 사전에 차감하여 얻어진 값을 갖는다. 이 지연회로의 작동을 개시하기 위해서, 신호가 입력단자(11)에 주어지면, 제어회로(8)는 스위치 1을 턴-오프하고, 스위치 2를 턴-온한다. 비교기(9, 13)는 항상 턴-온 상태 인 것으로 가정한다. 정전류원(12)은 단자 A에 접속되며, 단자 A에 또한 접속된 커패시터(7)는 방전된다.
단자 A의 전위가 기준 전압(5)의 전위 V3에 도달하면, 비교기(9)의 출력은 반전된다. 방전하는 데 어느 정도 시간이 소요되므로, 이 회로는 지연회로로서 사용될 수 있다. 여기서 제어회로(8)의 작동을 개시로부터 비교기(9) 출력의 반전까지 걸리는 시간이 지연시간이다.
커패시터(7)의 정전용량을 C0, 정전류원(12)의 정전류값을 I0이라고 하면, 지연시간 T0는 다음의 수학식와 같이 된다.
T0 = C0 × (V1 - V2 - V3) × I0
전압은 단자에서 변화하며, 출력단은 도 3의 것과 동일하게 된다.
이제, 외부 요인에 의해 커패시터(7) 및 단자 A 사이에서 접속이 개방되는 비정상적인 작동의 경우를 고려하여 보자. 이 개방상태에서, 제어회로(8)의 작동과 동시에, 단자 A에서 전위는 정전류원(12)에 의해 낮아지게 되고, 비교기(9)의 반전 입력단자는 V3 보다 작게 된다. 이것에 의해서, 비교기(9)의 출력은 거의 지연이 없는 상태에서 반전된다. 커패시터(7)가 접속되는 단자 A가 외부 요인에 의해서 접지전위에 접속되는 경우에도, 제어회로(8)가 작동되면 단자 A의 전압이 V3 보다 작게되므로, 비교기(9)의 출력은 거의 지연 없는 상태에서 반전되고, 안전성이 증가된다. 이를 도 5에 도시하였다.
한편, 커패시터(7)가 접속되는 단자 A가 외부 요인에 의해 (V1-V2)보다 높은 전위에 접속되는 경우가 있다. 종래의 기술의 경우, 이 경우에 출력단 전압은 영구히 반전되지 않는다, 본 발명의 실시예에서는 이러한 것이 개선되었다. 즉, 단자 A가 전위(V1-V2)보다 높은 전위 V4에 접속될 때, 출력전압은 지연시간이 거의 없는 상태에서 반전되고, 안전성이 향상된다.
상세한 예로서, 커패시터(7)가 전원의 전위 V1에 대해 단락된 경우를 설명하도록 한다.
이 상태에서, 제어회로(8)가 작동을 개시하면, 단자 A의 전위가 전위(V1-V2)보다 높은 전위 V4보다 높게되므로, 본 발명에 의해 제공되는 비교기(13)의 출력은 반전된다. 전술한 상태에서, 지연시간은 거의 없고, 비교기의 출력전압은 반전된다. 이때의 전압 변화는 도 6에 도시한 바와 같다.
또 다른 실시예가 도 7에 도시되었다. 이 회로는 도 2에 도시한 회로와 동일한 방법으로 작동되지만 용량기와 정전류원의 접속은 도 1과 다르다.
초기상태에서, 스위치 1은 턴-온(닫힘)되어 있고, 스위치 2는 턴-오프(열림)되어 있다. 커패시터(7)는 사전에 전위 V2의 기준전압을 가진다.
이 지연회로의 작동을 개시하기 위해서, 입력단자(11)에 신호가 주어진다. 신호가 입력단자(11)에 주어지면, 제어회로(8)는 스위치 1을 턴-오프하고, 스위치 2를 턴-온한다. 정전류원(12)은 단자 A에 접속되며, 또한 단자 A에 접속된 커패시터(7)는 방전된다. 단자 A의 전위가 전원 전압의 전위 V1으로부터 기준 전압(5)의 전위 V3를 차감하여 얻은 값에 도달하면, 비교기(13)의 출력은 반전된다. 이때의 전압 변화를 도 8에 도시하였다.
커패시터에 접속된 단자 A가 외부 요인에 의해 V4보다 낮은 전위에 접속되거나 또는 (V1-V3)보다 높은 전위에 접속되면, 비교기(9) 또는 비교기(13)의 출력은 거의 지연시간 없는 상태에서 반전된다.
도 1의 실시예에서, 단자 A의 전위가 사전에 전위 (V1-V2)로 설정되어 있을 지라도, 이 전위는 접지점에 대한 임의 전위 V1일 수 있다.
입력단자 전압이 바뀌기 전에, 커패시터의 전위가 V1 또는 접지점 전위일지라도, 본 발명은 실현될 수 있다. 또한 이는 도 1에 도시된 회로에 의해서도 설명 가능하다. 초기 상태에서, 스위치 1 및 2는 턴-오프된다. 커패시터(7)는 사전에 접지점 전위를 가지도록 될 수 있다. 이때 모든 스위치 1, 2 및 비교기(9, 13)는 턴-오프된다. 이 지연회로의 작동을 개시하기 위해서, 입력단자(11)에 신호가 주어진다. 이 신호가 입력단자(11)에 들어가면, 제어회로(8)는 스위치 1을 턴-온하여 커패시터(7)가 전위 (V1- V2)로 충전된다. 그후에, 스위치 1이 턴-오프되며, 스위치 2는 턴-온되고, 비교기(9, 13)는 작동상태로 된다. 정전류원(12)은 단자 A에 접속되며, 또한 단자 A에 접속된 커패시터(7)는 방전된다. 단자 A에서 전위가 기준 전압 (5)의 전위 V3에 도달하면, 비교기(9)의 출력은 반전된다. 이때의 출력단 전압 및 단자 A 전압의 전위변화를 도 9에 도시하였다.
초기 단계에서 커패시터의 전위가 Vss가 아니라도 관계없다. 즉, 초기 상태에서 비교기가 턴-오프되는 한, 커패시터(7)의 전위는 임의 상태를 가질 수 있다.
비록 전술한 실시예에서 설명하였지만, 비교기의 입력 단자 또는 입력 논리가 어떤 방법으로 조립되더라도 본 발명은 실행될 수 있다. 그러므로, 전술한 실시예는 반도체 집적회로로 구성될 수 있다. 이때, 용량기는 집적회로에 조립되기 어렵고, 외부에 접속된다. 그러므로 본 발명은 효율성을 향상시킨다.
전술한 바와 같이 본 발명에 따르면, 단지 간단한 회로를 부가하여서, 용량기가 개방상태로 되거나, 접지전위 또는 전원 전압 전위에 대해 단락되는 비정상적인 시간에서 출력 전위가 균일하게 변화되도록 함으로써, 전체 장치의 신뢰성을 증가시키고 안정성을 개선한다는 효과가 있다.

Claims (2)

  1. 제1 단자가 일측이 접지되어 있는 전원의 다른 측의 단자에 제1 기준 전압을 통하여 접속된 제1 스위치와,
    제3 단자가 상기 제1 스위치의 제2 단자에 접속되고, 제4 단자가 접지된 콘덴서와,
    제5 단자가 상기 제1 스위치의 제2 단자에 제2 스위치를 통하여 접속되고,제6 단자가 접지된 정전류원과,
    입력 단자로부터의 신호에 의하여 상기 제1 스위치를 닫힘 상태로부터 열린 상태로, 상기 제2 스위치를 열린 상태로부터 닫힘 상태로 전환하는 제어 회로와,
    제1 입력 단자가 상기 제1 스위치의 제2 단자에 접속되고, 제2 입력 단자가 제2 기준 전압을 통하여 접지되고, 상기 제1 입력 단자의 전압이 상기 제2 입력 단자의 전압보다 낮아진 때에 반전 신호를 출력하는 제1 비교기를 갖는 지연 회로로서,
    제3 입력 단자가 제3 기준 전압을 통하여 상기 전원의 다른 측의 단자에 접속되고, 제4 입력 단자가 상기 콘덴서의 제3 단자에 접속되고, 상기 제4 입력 단자의 전압이 상기 제3 입력 단자의 전압보다 작을 때에 반전 신호를 출력하는 제2 비교기와,
    상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 입력하는 OR 회로를 포함하는 것을 특징으로 하는 지연 회로.
  2. 삭제
KR1019990015287A 1998-04-28 1999-04-28 지연회로 KR100608935B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10119648A JP3023776B2 (ja) 1998-04-28 1998-04-28 遅延回路
JP98-119648 1998-04-28

Publications (2)

Publication Number Publication Date
KR19990083576A KR19990083576A (ko) 1999-11-25
KR100608935B1 true KR100608935B1 (ko) 2006-08-03

Family

ID=14766657

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019990015276A KR19990083573A (ko) 1998-04-28 1999-04-28 지연회로
KR1019990015287A KR100608935B1 (ko) 1998-04-28 1999-04-28 지연회로

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019990015276A KR19990083573A (ko) 1998-04-28 1999-04-28 지연회로

Country Status (5)

Country Link
US (1) US6388491B1 (ko)
JP (1) JP3023776B2 (ko)
KR (2) KR19990083573A (ko)
CN (1) CN1236194A (ko)
TW (1) TW442989B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525586B1 (en) * 2001-11-09 2003-02-25 Genesis Microchip, Inc. Programmable delay element using differential technique
CN100449516C (zh) * 2006-04-03 2009-01-07 广达电脑股份有限公司 外围装置检测系统及其方法
JP5389524B2 (ja) * 2009-05-14 2014-01-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 遅延回路
JP5535766B2 (ja) 2010-05-27 2014-07-02 ラピスセミコンダクタ株式会社 タイマー回路
EP2757669B1 (en) * 2011-06-02 2019-01-16 Toyota Jidosha Kabushiki Kaisha Drive device for driving voltage-driven element
TWI456900B (zh) * 2011-11-17 2014-10-11 Global Unichip Corp 訊號延遲電路和訊號延遲方法
CN109696599A (zh) * 2018-12-27 2019-04-30 上海南芯半导体科技有限公司 用于电池保护芯片的外部电容短路检测电路及检测方法
JP7304195B2 (ja) * 2019-04-23 2023-07-06 ローム株式会社 遅延回路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01137817A (ja) * 1987-11-25 1989-05-30 Toshiba Corp 遅延回路
KR970008207A (ko) * 1995-07-15 1997-02-24 문정환 디램(dram)의 지연 특성 보상 회로
JPH09307415A (ja) * 1996-05-14 1997-11-28 Mitsubishi Electric Corp 遅延回路
KR19980060861A (ko) * 1996-12-31 1998-10-07 김영환 시간지연 조절회로
KR19980071403A (ko) * 1997-02-06 1998-10-26 가네코 히사시 디지탈 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3831113A (en) * 1973-06-01 1974-08-20 Rca Corp Relaxation oscillator
US3979598A (en) * 1975-03-26 1976-09-07 United Technologies Corporation Dual range adjustable delay circuit
JPH01119114A (ja) * 1987-10-31 1989-05-11 Sony Corp ディレイ回路
US5650739A (en) * 1992-12-07 1997-07-22 Dallas Semiconductor Corporation Programmable delay lines
US5627488A (en) * 1994-06-23 1997-05-06 Kabushiki Kaisha Toshiba Delay circuit, oscillation circuit and semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01137817A (ja) * 1987-11-25 1989-05-30 Toshiba Corp 遅延回路
KR970008207A (ko) * 1995-07-15 1997-02-24 문정환 디램(dram)의 지연 특성 보상 회로
JPH09307415A (ja) * 1996-05-14 1997-11-28 Mitsubishi Electric Corp 遅延回路
KR19980060861A (ko) * 1996-12-31 1998-10-07 김영환 시간지연 조절회로
KR19980071403A (ko) * 1997-02-06 1998-10-26 가네코 히사시 디지탈 회로

Also Published As

Publication number Publication date
TW442989B (en) 2001-06-23
JPH11312966A (ja) 1999-11-09
CN1236194A (zh) 1999-11-24
KR19990083573A (ko) 1999-11-25
KR19990083576A (ko) 1999-11-25
JP3023776B2 (ja) 2000-03-21
US6388491B1 (en) 2002-05-14

Similar Documents

Publication Publication Date Title
JP4011349B2 (ja) 再充電可能バッテリ用の充電／放電保護回路
KR100341133B1 (ko) 충전/방전 제어회로 및 충전식 전원장치
CN106169782B (zh) 电池保护集成电路、电池保护装置以及电池组
US6316915B1 (en) Charge/discharge protection circuit and battery pack having the charge/discharge protection circuit
JP5439800B2 (ja) 二次電池保護用集積回路装置及びこれを用いた二次電池保護モジュール並びに電池パック
JP5718478B2 (ja) リチウム電池保護回路
KR100981031B1 (ko) 충전/방전 보호 회로
US8081410B1 (en) Overcurrent protection circuit
US7425854B2 (en) Power detection circuit
KR960019932A (ko) 전하 펌프 회로내의 전달 게이트의 게이트 전압 감소 방법 및 회로
JP5770979B2 (ja) バッテリー状態監視回路およびバッテリー装置
JP2006340450A (ja) 電池保護回路
US9985427B2 (en) Electronic circuit
KR100873245B1 (ko) 배터리 상태 감시 회로 및 배터리 장치
KR100608935B1 (ko) 지연회로
JP4535910B2 (ja) ２次電池保護回路とバッテリパックおよび電子機器
KR20140109307A (ko) 배터리 장치
JP3899109B2 (ja) 充放電保護回路
KR100571109B1 (ko) 충방전 제어회로 및 충전식 전원장치
US10439607B2 (en) Circuit breaker device, especially for a vehicle electrical system
JP3766677B2 (ja) 充放電保護回路
KR100189746B1 (ko) 파워 온 리세트 신호 출력 회로
JPH0723525A (ja) 過電流検出回路
WO2022157836A1 (ja) 充放電制御回路、充放電制御方法及び電池装置
KR960019894A (ko) 전자기기의 전원제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140703

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150626

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 13

EXPY Expiration of term