KR100189746B1 - 파워 온 리세트 신호 출력 회로 - Google Patents

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Abstract

본 발명은 파워 온 리세트 신호 출력 회로에 관한 것으로, 파워 온 검출수단을 구비하여 안정된 파워 온 상태를 검출한 다음 지연 회로를 구동함으로써 안정된 리세트 신호를 출력하도록 하되, 리세트 신호의 출력이 왼료되지 않은 상태에서 배터리가 취합되어 있는 배터리 연결부의 접속이 불안정하거나 외부로부터의 충격 등으로 인하여 순간적으로 전원이 오프된 다음 다시 턴 온 상태로 전환되는 경우에도 시스템의 안정된 리세트 동작이 이루어지도록 하는 효과가 있다.

Description

파워 온 리세트 신호 출력 회로
제1도는 종래의 파워 온 리세트 신호 출력 회로.
제2도는 종래의 파워 온 리세트 신호 출력 회로의 신호 파형도.
제3도는 본 발명의 리세트 신호 출력 회로의 블록도.
제4도는 본 발명의 리세트 신호 출력 회로의 회로도.
제5도는 본 발명의 리세트 신호 출력 회로의 출력 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 파워 온 검출부 110 : 트랜스미션 게이트
200 : 지연 회로 10, 300 : 슈미트 트리거 회로
Q∼Q8 : MOS 트랜지스터 C∼C2 : 캐패시터
120, INV1∼INV4 : 인버터 NOR1∼NOR2 : NOR 게이트
AND : AND 게이트 R : 저항
본 발명은 파워 온 리세트 신호 출력 회로에 관한 것으로, 특히 외부 배터리를 전원으로 사용하는 시스템의 리세트 신호 출력시간을 길게 하여 접속 불량에 의한 시스템의 파워 온 리세트 출력의 오동작을 방지하도록 한 파워 온 리세트 신호 출력 회로에 관한 것이다.
제1도는 종래의 파워 온 리세트 신호 출력 회로를 나타낸 도면이다.
제1도에 나타낸 바와 같이 PMOS 트랜지스터(Q)의 소스 단자는 전원전압(VDD) 단자에 연결되고, 게이트 단자와 드레인 단자는 단락되어 노드(N)를 형성한다.
노드(N)와 접지 사이에는 캐패시터(C)가 연결되며, 노드(N)에 나타나는 신호는 슈미트 트리거 회로(10)에 입력되도록 구성된다.
이와 같이 구성된 종래의 파워 온 리세트 신호 출력 회로의 동작을 제2도를 참조하여 설명하면 다음과 같다.
제2도는 종래의 파워 온 리세트 신호 출력 회로의 신호 파형도이다.
제2도에 나타낸 바와 같이 시스템이 턴 온 되어 전원 전압(VDD)이 인가되면 게이트와 드레인 단자가 단락되어 소정의 저항값을 갖는 PMOS 트랜지스터(Q)에 의하여 캐패시터(C)에 서서히 충전이 이루어진다.
캐패시터(C)의 충전 시간은 PMOS 트랜지스터(Q)가 갖는 저항값과 캐패시터(C)가 갖는 용량의 크기에 의하여 결정된다.
이와 같은 캐패시터(C)의 충전이 이루어져 충전된 전압의 크기가 출력단의 슈미트 트리거 회로(10)의 임계 전압(VTH)에 도달할 때까지 슈미트 트리거 회로(10)의 출력 단자에는 하이 레벨의 논리 신호가 출력된다.
캐패시터(C)의 충전 전압이 슈미트 트리거 회로(10)의 임계 전압(VTH)에 도달하면 슈미트 트리거 회로(10)에서 출력되던 하이 레벨의 논리 신호는 로우 레벨로 바뀌어 출력된다.
이와 같이 동작하는 종래의 파워 온 리세트 신호 출력 회로가 배터리를 전원으로 사용하는 시스템에 적용되어 사용되는 경우, 리세트 신호의 출력이 완료되지 않은 상태에서 배터리가 취합되어 있는 배터리 연결부의 접속이 불안정하거나, 외부로부터의 충격 등으로 인하여 순간적으로 전원이 오프된 다음 다시 턴 온 상태로 전환되는 경우가 있다.
이때 다시 전원이 인가되면 리세트 신호를 재 발생시켜야 하는데, 이미 어느 정도의 용량으로 충전이 이루어져 있는 상태의 캐패시터의 방전이 이루어지지 않은 상태에서 재충전이 이루어져 파워 온 리세트 신호를 출력하기 위한 충분한 시간 지연을 갖지 못하게 되어 시스템의 안정된 리세트 동작이 이루어지지 않는 문제점이 있다.
이에 본 발명은 파워 온 검출 수단을 구비하여 안정된 파워 온 상태를 검출한 다음 지연 회로를 구동함으로써 안정된 리세트 신호를 출력하도록 하여, 리세트 신호의 출력이 완료되지 않은 상태에서 배터리가 취합되어 있는 배터리 연결부의 접속이 불안정하거나 외부로부터의 충격 등으로 인하여 순간적으로 전원이 오프된 다음 다시 턴 온 상태로 전환되는 경우에도 시스템의 안정된 리세트 동작이 이루어지도록 하는 목적이 있다.
이와 같은 목적의 본 발명은, 시스템에 전원이 입력되었는지를 검출하기 위한 파워 온 검출부를 포함하여 이루어진다.
파워 온 검출부는, 전원 전압 단자에 인가되어 전원이 인가되면 전원 전압에 비례하는 급속 충전이 이루어지는 충전 수단과, 상기 충전 수단의 방전 경로를 온·오프 제어하는 스위칭 수단과, 상기 충전 수단의 방전 경로를 형성하는 방전 수단과, 상기 스위칭 수단의 입력단에 형성된 제1노드의 신호를 입력으로 받아 이를 반전시켜 출력하는 제1 반전 수단과, 상기 제1 반전 수단에 입력되는 신호의 전압 레벨을 조절하기 위한 저항 소자와, 상기 제1반전 수단의 출력 신호를 입력으로 받아 이를 반전시켜 출력하는 제2 반전 수단을 포함하여 이루어진다.
지연 회로는, 전원 전압 단자에 연결된 저항 소자와, 상기 저항 소자를 통해 충전이 이루어지는 충전 수단과, 상기 충전 수단의 방전 경로를 형성하는 저항과, 상기 제2반전 수단의 출력 신호에 따라 온·오프 되어 상기 충전 수단의 방전 경로를 스위칭 제어하는 스위칭 소자를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 제3도∼제5도를 참조하여 설명하면 다음과 같다.
제3도는 본 발명의 리세트 신호 출력 회로의 블록도이다.
제3도에 나타낸 바와 같이 본 발명은 검출부(100)와 지연 회로(200), 슈미트 트리거 회로(300)로 구성되어, 파워 온 검출부(100)는 시스템에 전원이 입력되었는지를 검출하고, 지연 회로(200)는 파워 온 검출부(100)의 출력 신호를 지연시키며, 슈미트 트리거 회로(300)는 지연 회로(200)에서 출력되는 신호를 펄스 파형으로 변환한 다음 이를 반전시켜 출력하도록 이루어진다.
이와 같이 구성된 본 발명의 회로를 제4도를 참조하여 상세히 설명하면 다음과 같다.
제4도는 본 발명의 리세트 신호 출력 회로의 회로도이다.
제4도에 나타난 바와 같이, 파워 온 검출부는 NMOS 트랜지스터(Q2)와 PMOS 트랜지스터(Q3)의 소스 단자와 드레인 단자가 각각 연결되고, NMOS 트랜지스트(Q2)의 게이트 단자에는 전원 전압(VDD)이 인가되도록 연결되며, PMOS 트랜지스터(Q3)의 게이트 단자는 접지되고, NMOS 트랜지스터(Q2)와 PMOS 트랜지스터(Q3)의 소스 단자가 상호 연결되어 이루어진 노드(N1)에 NMOS 트랜지스터(Q1)의 드레인 단자와 게이트 단자가 단락되어 연결되고 소스 단자는 접지되도록 이루어지며, NMOS 트랜지스터(Q2)와 PMOS 트랜지스터(Q3)의 드레인 단자가 연결되어 이루어진 노드(N1)와 전원 전압(VDD) 단자 사이에 캐패시터(CI)가 연결되며, PMOS 트랜지스터(Q5)와 NMOS 트랜지스터(Q6)가 직렬 연결되어 NMOS 트랜지스터(Q6)의 소스 단자는 접지되고, PMOS 트랜지스터(Q4)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 게이트 단자와 드레인 단자가 단락되어 PMOS 트랜지스터(Q5)의 소스단자에 연결되며, 인버터(INV1)는 PMOS 트랜지스터(Q5)와 NMOS 트랜지스터(Q6)의 공통 드레인 단자에 출력되는 신호가 입력되도록 연결된다.
또한 지연회로(200)는 NMOS 트랜지스터(Q7)의 게이트 단자에는 인버터(INV1)에서 출력되는 논리 신호가 입력되도록 연결되며, PMOS 트랜지스터(Q8)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 게이트 단자와 드레인 단자가 단락되고, NMOS 트랜지스터(Q7)의 드레인 단자와 PMOS 트랜지스터(Q8)의 드레인 단자 사이에는 저항(R)이 연결되며, PMOS 트랜지스터(Q8)의 드레인 단자와 저항(R)이 연결되어, 이루어진 노드(N3)와 접지 사이에 캐패시터(C2)가 연결되어 이루어진다.
슈미트 트리거 회로(300)는, 인버터(INV2)(INV3)가 노드(N3)의 신호를 입력으로 받아 입력된 신호를 반전시켜 출력하도록 이루어지고, NOR 게이트(NOR1)는 인버터(INV2)(INV3)에서 출력되는 각각의 논리 신호를 입력으로 받아 NOR 연산을 실시하도록 이루어지며, AND 게이트(AND)는 인버터(INV2)(INV3)에서 출력되는 각각의 논리 신호를 입력으로 받아 AND 연산을 실시하도록 이루어지고, NOR 게이트(NOR3)는 NOR 게이트(NOR1)에서 출력되는 논리 신호를 입력으로 받아 NOR 연산을 실시하도록 이루어지며, NOR 게이트(NOR2)는 AND 게이트(AND)와 NOR 게이트(NOR3)에서 출력되는 각각의 논리 신호를 입력으로 받아 NOR 연산을 실시하도록 이루어지며, 인버터(INV4)는 NOR 게이트(NOR2)에서 출력되는 논리 신호를 입력으로 받아 이를 반전시켜 출력하도록 이루어진다.
이와 같은 본 발명의 파워 온 리세트 신호 출력 회로의 동작을 제5도를 참조하여 설명하면 다음과 같다.
제5도는 본 발명의 리세트 신호 출력 회로의 출력 신호 파형도이다.
전원 전압(VDD)이 인가되면 캐패시터(CI)에는 전원 전압(VDD)에 비례하여 충전이 이루어지고, 전원 전압(VDD)이 NMOS 트랜지스터(Q2)의 하이 레벨 입력 전압(VIH)에 도달하면 게이트 단자가 전원 전압(VDD) 단자에 연결되어 있는 NMOS 트랜지스터(Q2)가 동작하여 트랜스미션 게이트(110)가 턴 온되어 드레인과 게이트 단자가 단락되어 소정의 저항값을 갖도록 이루어진 NMOS 트랜지스터(Q1)를 통하여 캐패시터(C1)의 방전이 이루어진다.
이와 같은 캐패시터(C1)가 연결되어 있는 노드(N1)의 출력 신호와 전원 전압(VDD)의 파형을 제5도의 (a)에 나타내었다.
제5도의 (a)에 나타난 바와 같이 전원 전압(VDD)이 상승함과 동시에 노드(N1)의 전압(VN1)도 상승하게 되며, 트랜스미션 게이트(110)가 턴 온 되어 NMOS 트랜지스터(Q1)에 의하여 캐패시터(C1)의 방전이 서서히 이루어진다.
방전이 이루어지는 노드(N1)의 전압(VN1)이 인버터(120)의 로우 레벨 입력 전압(VIL)에 도달하면 PMOS 트랜지스터(Q5)가 턴 온 되어 하이 레벨의 전원 전압(VDD)이 인버터(INV1)에 입력되며, 인버터(INV1)는 입력된 하이레벨의 전원 전압(VDD) 신호를 반전시켜 로우 레벨의 신호를 출력한다.
노드(N2)에 로우 레벨의 신호가 출력되기 전의 하이 레벨 신호에 의하여 턴 온 되어 저항(R)을 통하여 캐패시터(C2)의 충전이 이루어지지 않은 상태가 된다.
이때 노드(N3)의 로우 레벨 신호에 의하여 NMOS 트랜지스터(Q7)는 오프되면 방전 경로가 형성되지 않게 되어 드레인과 게이트가 단락되어 저항기능을 수행하는 PMOS 트랜지스터(Q8)를 통하여 캐패시터(C2)에 충전이 이루어진다.
이와 같은 동작의 출력 파형을 제5도의 (b)에 나타내었다.
제5도의 (b)에 나타난 바와 같이, 인버터(INV1)를 통하여 반전된 로우 레벨 신호가 출력됨과 동시에 캐패시터(C2)에는 서서히 충전히 이루어진다.
캐패시터(C2)의 충전 전압이 슈미트 트리거 회로(300)를 구성하는 논리 게이트의 하이 레벨 입력 전압(VIH)에 도달하면 슈미트 트리거 회로(300)의 입력단을 구성하는 인버터(INV2)(INV3)에 의하여 각각 반전되어 출력된다.
NOR 게이트(NOR1)는 인버터(INV2)(INV3)에 의하여 반전 출력된 로우 레벨의 신호를 입력으로 받아 NOR 연산을 실시하여 하이 레벨의 신호를 출력하고 AND 게이트(AND) 역시 인버터(INV2)(INV3)에 의하여 반전 출력된 로우 레벨의 신호를 입력으로 받아 AND 연산을 실시하여 로우 레벨의 신호를 출력한다.
NOR 게이트(NOR2)에는 NOR 게이트(NOR1)에서 출력되는 로우 레벨의 신호와 AND 게이트(AND)에서 출력되는 로우 레벨의 신호를 입력으로 받아 NOR 연산을 실시하여 하이 레벨의 신호를 출력하고, 이 하이 레벨의 신호는 인버터(INV4)에 의하여 반전 출력된다.
이와 같이 동작하는 본 발명의 작용은 파워 온 검출부(100)의 캐패시터(C1)에 충분한 충전과 방전이 이루어져서 노드(N1)의 전압이 인버터(120)의 로우 레벨 입력 전압(VII)에 도달하여야만 지연 회로(200)가 동작하여 리세트 신호가 출력되며, 외부의 충격 등으로 인하여 시스템이 구비하고 있는 배터리의 접속이 불안정해져서 파워 온 검출부(100)의 캐패시터(C1)에 충분한 충전과 방전이 이루어지지 않게 되면 지연 회로(200)를 구동할 수 없게 되어 배터리의 접속이 안정될 때까지 리세트 신호의 출력 대기 상태를 유지한다.
따라서 본 발명은 파워 온 검출 수단을 구비하여 안정된 파워 온 상태를 검출한 다음 지연 회로를 구동함으로써 안정된 리세트 신호를 출력하도록 하여, 리세트 신호의 출력이 완료되지 않은 상태에서 배터리가 취합되어 있는 배터리 연결부의 접속이 불안정하거나 외부로부터의 충격 등으로 인하여 순간적으로 전원이 오프된 다음 다시 턴 온 상태로 전환되는 경우에도 시스템의 안정된 리세트 동작이 이루어지도록 하는 효과가 제공된다.

Claims (13)

  1. 지연 회로와 슈미트 트리거 회로를 구비하여 시스템을 초기화 하기위한 리세트 신호 출력 회로에 있어서, 시스템에 전원이 입력되었는지를 검출하기 위한 파워 온 검출부를 구비하여 상기 지연회로의 충전과 방전이 상기 파워 온 검출부에서 출력되는 논리 신호에 의하여 스위칭 제어되는 것이 특징인 파워 온 리셋 신호 출력 회로.
  2. 제1항에 있어서, 상기 파워 온 검출부는, 전원 전압 단자에 인가되어 전원이 인가되면 전원 전압에 비례하는 급속 충전이 이루어지는 충전 수단과 : 상기 충전 수단의 방전 경로를 온·오프 제어하는 스위칭 수단과 : 상기 충전 수단의 방전 경로를 형성하는 방전 수단과 : 상기 스위칭 수단의 입력단에 형성된 제1 노드의 신호를 입력으로 받아 이를 반전시켜 출력하는 제1 반전 수단과 : 상기 제1 반전 수단에 입력되는 신호의 전압 레벨을 조절하기 위한 저항 소자와 : 상기 제1 반전 수단의 출력 신호를 입력으로 받아 이를 반전시켜 출력하는 제2 반전 수단을 포함하여 이루어지는 것이 특징인 파워 온 리세트 신호 출력 회로.
  3. 제2항에 있어서, 상기 충전 수단은 제1 캐패시터인 것이 특징인 파워 온 리세트 신호 출력 회로.
  4. 제2항에 있어서, 상기 스위칭 수단은 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터의 소스 단자와 드레인 단자가 각각 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 단자에는 전원 전압이 인가되도록 연결되며, 상기 제2 PMOS 트랜지스터의 게이트 단자는 접지되어 이루어진 트랜스미션 게이트인 것이 특징인 파워 온 리세트 신호 출력 회로.
  5. 제2항에 있어서, 상기 방전 수단은 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터의 소스 단자가 상호 연결되어 이루어진 제1 노드에 드레인 단자와 게이트 단자가 단락되어 연결되고 소스 단자는 접지되도록 이루어진 제2 NMOS 트랜지스터인 것이 특징인 파워 온 리세트 신호 출력 회로.
  6. 제2항에 있어서, 상기 제1 반전 수단은 제2 PMOS 트랜지스터와 제3 NMOS 트랜지스터가 직렬 연결되어 상기 제3 NMOS 트랜지스터의 소스 단자는 접지되어 이루어진 인버터인 것이 특징인 파워 온 리세트 신호 출력 회로.
  7. 제2항에 있어서, 상기 저항 소자는 소스 단자가 전원 전압 단자에 연결되며, 게이트 단자와 드레인 단자가 단락되어 상기 제1 인버터를 구성하는 제2 PMOS 트랜지스터의 소스 단자에 연결되는 제3 PMOS 트랜지스터인 것이 특징인 파워 온 리세트 신호 출력 회로.
  8. 제2항에 있어서, 상기 제2 반전 수단은 상기 제1 반전 수단의 출력 신호를 입력으로 받아 이를 반전시켜 출력하는 인버터인 것이 특징인 파워 온 리세트 신호 출력 회로.
  9. 제1항에 있어서, 상기 지연 회로는, 전원 전압 단자에 연결된 저항 소자와 : 상기 저항 소자를 통해 충전이 이루어지는 충전 수단과 : 상기 충전 수단의 방전 경로를 형성하는 저항과 : 상기 제2 반전 수단의 출력 신호에 따라 온·오프 되어 상기 충전 수단의 방전 경로를 스위칭 제어하는 스위칭 소자를 포함하여 이루어지는 것이 특징인 파워 온 리세트 신호 출력 회로.
  10. 제9항에 있어서, 상기 저항 소자는 소스 단자는 전원 전압 단자에 연결되며, 게이트 단자와 드레인 단자가 단락되어 이루어진 제4 PMOS 트랜지스터인 것이 특징인 파워 온 리세트 신호 출력 회로.
  11. 제9항에 있어서, 상기 충전 수단은 상기 제4 PMOS 트랜지스터의 드레인 단자와 접지 사이에 연결된 제2 캐패시터인 것이 특징인 파워 온 리스트 신호 출력 회로.
  12. 제9항에 있어서, 상기 스위칭 소자는 상기 제2 인버터에 출력되는 논리 신호가 게이트 단자에 입력되고, 소스 단자는 접지되며 드레인 단자는 상기 저항에 연결되어 이루어진 제4 NMOS 트랜지스터인 것이 특징인 파워 온 리세트 신호 출력 회로.
  13. 제9항에 있어서, 상기 저항은 상기 제2 캐패시터와 제4 PMOS 트랜지스터 사이에 형성된 제3 노드(N3)와 상기 제4 NMOS 트랜지스터의 드레인 단자 사이에 연결된 것이 특징인 파워 온 리세트 신호 출력 회로.
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