KR19980016497A - 리세트 신호 발생 회로 - Google Patents

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Abstract

본 발명은 반도체 소자의 리세트 신호 발생 회로(reset signal generator)에 관한 것으로, 로드 블록(10)과 PMOS 트랜지스터(Q2)를 통하여 NMOS 캐패시터(C2)에 충전이 이루어져, 노드(N2)의 전압 레벨이 래치(30)를 구성하고 있는 인버터(Inv3)를 통과할 수 있는 임계 전압(VT)에 이르게 되면 노드(N2)의 전압이 인버터(Inv3)를 통해 반전되어 생성된 신호가 노드(N3)에 전달되어 인버터(Inv5)에 입력되면 인버터(Inv5)를 통해 재반전되어 리세트 신호를 출력하도록 동작하며, NMOS 캐패시터(C2)의 방전이 충분히 이루어지지 않은 상태에서 회로가 동작을 실시하여 리세트 신호가 지연 시간을 갖지 못하고 전원 전압(Vcc)의 인가와 동시에 리세트 신호를 출력하는 오동작을 방지하기 위하여 NMOS 캐패시터(C2)와 병렬로 저항을 연결하여 방전 경로를 구성하여 회로 동작 초기에 NMOS 캐패시터(C2)에 충전되어 있는 전류를 방전한 다음 리세트 신호를 출력하여 안정된 동작이 이루어질 수 있도록 한 회로이다.

Description

리세트 신호 발생 회로
제1도는 종래의 리세트 신호 발생 회로.
제2도의 (a),(b)는 리세트 신호 발생 회로의 정상적인 동작 파형도.
(c),(d)는 리세트 신호 발생 회로의 오동작시의 동작 파형도.
제3도는 본 발명에 의한 리세트 신호 발생 회로.
제4도는 본 발명의 전류량 변화에 따른 충전 시간의 변화를 나타낸 파형도.
*도면의 주요부분에 대한 부호의 설명*
10:로드 블록1,20:지연 회로
30:래치Q1~Q4:PMOS 트랜지스터
C1,C2,:NMOS 캐패시터C3:PMOS 캐패시터
Inv1~Inv5:인버터N1~N3:노드
R1:저항SW1~SW3:스위치
본 발명은 반도체 소자의 리세트 신호 발생 회로(reset signal generator)에 관한 것으로, 특히 충분한 방전이 이루어지지 않은 상태에서 전원 전압이 인가됨에 따라 발생하는 회로의 오동작을 방지하도록 한 리세트 신호 발생 회로에 관한 것이다.
첨부한 도면의 제1도는 종래의 일반적인 리세트 신호 발생 회로의 구성을 나타낸 것이며, 제2도의 (a)는 정상적인 리세트 신호 발생 회로의 동작 파형도이며, 이와 같은 정상적인 리세트 신호 파형 발생 타이밍도를 (b)에 나타내었으며, (c)는 지연 회로(20)의 방전이 충분히 이루어지지 않은 상태에서 회로가 오동작하여 발생하는 리세트 신호 발생 파형도이며, 회로 오동작시의 리세트 신호 발생의 타이밍도를 (d)에 도시하였다.
또한 제2도에서 인용부호 tout으로 나타낸 부분은 지연 회로(1)에 의해 노드(node)(N1)의 전압이 상승하고 인버터(Inv3)의 임계 전압에 도달하여 리세트 신호가 출력되기까지 소요되는 시간을 나타낸다.
또한 t는 시간을 나타내고 Vcc는 전원 전압을 나타내고, VT는 회로의 출력단에 구성되어 있는 인버터의 임계 전압이며, Vstart는 방전이 충분히 이루어지지 않은 지연 회로(1)의 초기 전압이다.
제1도에 도시된 바와 같이 종래의 리세트 신호 발생 회로는 PMOS 트랜지스터(Q1)의 소오스 전극에 전원 전압(Vcc)이 인가되고, PMOS 트랜지스터(Q1)의 게이트 전극과 드레인 전극이 단락되어 다이오드 커넥션(diode connection)을 구성함으로써 드레인과 소스 간에 2극 소자로서의 저항값을 갖게되며, NMOS 캐패시터(C1)를 구성하는 NMOS 트랜지스터는 드레인 전극과 소스 전극이 단락(short)되어 칩 내부 접지(Vss)에 접지됨으로써 소정의 캐패시턴스값을 갖게 되고, 직렬 연결된 PMOS 트랜지스터(Q1)와 NMOS 캐패시터(C1)는 각각 저항과 캐패시터로서 시정수(time constant)를 갖는 지연 회로(1)를 구성하며, NMOS 캐패시터(C1)를 구성하는 NMOS 트랜지스터의 게이트 전극이 PMOS 트랜지스터(Q1)의 게이트 전극과 드레인 전극에 연결되어 노드(N1)를 구성하고, 노드(N1)에서 발생한 리세트 신호가 직렬 연결된 제1인버터(Inv1)와 제2인버터(Inv2)를 통해 출력되도록 구성된다.
이와 같은 종래의 리세트 신호 발생 회로의 동작은 제2도의 (a)에 나타낸 바와 같이 회로에 전원 전압(Vcc)이 인가되면 PMOS 트랜지스터(Q1)를 통해 NMOS 캐패시터(C1)에 서서히 충전이 이루어지며, NMOS 캐패시터(C1)의 충전 전압이 상승하여 제1인버터(Inv1)의 임계 전압(VT)에 도달하면 제1인버터(Inv1)와 제2인버터(Inv2)를 통해 리세트 신호를 출력하게 된다.
그러나 이와 같은 종래의 리세트 신호 발생 회로는 회로 동작 초기에 전원 전압(Vcc)이 인가되기 시작할때, 지연 회로(1)의 NMOS 캐패시터(C1)가 이미 충전되어 있는 상태이면 지연 회로(1)의 노드(N1)의 전압이 하이 레벨이 되어 NMOS 캐패시터(C1)의 충전이 이루어지지 않게 되고, 지연 회로(1)의 지연 동작이 이루어지지 않아 제2도의 (c)에 나타낸 것과 같이 리세트 신호의 로우 레벨(low level) 구간이 발생하지 않고 항상 하이 레벨의 상태가 유지되어, 전원 전압이 인가되는 즉시 리세트 신호가 출력되는 회로의 오동작이 발생하였다.
본 발명은 이러한 종래의 리세트 신호 발생 회로가 가지는 문제점을 해결하기 위하여 전류 방전 수단을 통해 캐패시터에 충전된 전압을 방지하여 전원 전압 인가시에 발생하는 회로의 오동작 문제를 해결하고, 로드 블록을 통해 충전 시간을 조절하여 신호 발생 시간의 조절이 가능하도록 한 리세트 신호 발생 회로를 제공함에 그 목적이 있다.
이와 같은 목적을 달성하기 위하여 본 발명은, 저항수단과 캐패시터수단을 직렬로 연결하여 전원이 인가되면 전원인가에 대한 지연신호를 출력하는 지연회로와, 상기 지연회로에 흐르는 충전 전류를 조절하기 위한 로드 블록과, 상기 지연 회로의 캐패시터요소에 충전된 전하를 방전시키기 위한 방전수단과, 상기 지연 회로의 지연신호를 입력으로 받아서 리세트신호를 출력하는 논리회로를 포함하여 이루어진다.
로드 블록은, 전원에 연결된 병렬로 연결된 제1 및 제2모스 트랜지스터를 제1 및 제2전류통로를 가지고, 제1전류통로는 전원전압을 상기 지연회로의 저항수단에 연결하고, 제2전류통로는 상기 지연회로의 캐패시터수단에 전원전압을 연결하도록 연결하고, 제1모스트랜지스터의 양단을 쇼트시키는 제1스위치와 제2모스트랜지스터의 게이트에 전원전압을 인가하기 위한 제2스위치 및 접지전원을 인가하기 위한 제3스위치를 포함하여 이루어진다.
방전 수단은 저항소자, 트랜지스터, 다이오드, 등 여러종류의 저항수단들을 사용할 수가 있지만 본 예에서는 간단히 저항소자를 이용한다.
논리회로는, 제1인버터의 입력과 제2인버터를 입력과 출력을 서로 연결하여 구성한 래치를 사용하고, 더 나아가서 래치의 출력에 제3인버터를 연결하여 제3인버터의 출력을 리세트 신호로 사용한다.
충전 시간을 로드 블록에서 조절하고, 지연 회로에서 발생한 리세트 신호를 출력하기 전에 외부 전원을 통해 유입된 노이즈 성분을 제거하도록 하는 논리회로를 사용한다.
본 발명의 실시예를 첨부한 제3도와 제4도를 참고하여 설명하면 다음과 같다.
첨부한 도면의 제3도는 본 발명의 리세트 신호 발생 회로의 구성을 나타낸 회로도이다.
전원 전압(Vcc) 단자가 로드 블록(10)에 연결되고, 로드 블록(10)은 지연 회로(20)의 PMOS 트랜지스터(Q2)의 소스 전극과 노드(N2)에 각각 연결되며, 지연 회로(20)의 노드(N2)에서 발생하는 신호가 래치(30)에 입력되며, 래치(30)의 출력단은 인버터(Inv5)의 입력에 연결되며, PMOS 캐패시터(C3)를 구성하는 PMOS 트랜지스터의 게이트 전극이 래치(30)의 출력에 연결되어 노드(N3)를 구성하고 소스 전극과 드레인 전극은 단락되어 전원 전압(Vcc) 단자에 연결되고, 인버터(Inv5)의 출력에서 리세트 신호가 출력된다.
로드 블록(10)은 PMOS 트랜지스터(Q3)의 소스 전극에 전원 전압(Vcc)이 인가되고, 게이트 전극은 칩 내부 접지(Vss)에 연결되며, 드레인 전극은 지연 회로(20)의 PMOS 트랜지스터(Q2)의 소스 전극에 연결되고, PMOS 트랜지스터(Q3)의 드레인 전극과 소스 전극 사이에는 스위치(SW1)가 연결되며, 또한 PMOS 트랜지스터(Q3)의 드레인 전극에는 PMOS 트랜지스터(Q4)의 소스 전극이 연결되며, PMOS 트랜지스터(Q4)의 드레인 전극은 노드(N2)에 연결되고, PMOS 트랜지스터(Q4)의 게이트 전극과 전원 전압(Vcc) 단자 사이에 스위치(SW2)가 연결되며, PMOS 트랜지스터(Q4)의 게이트 전극과 드레인 전극 사이에 스위치(SW3)가 연결된다.
지연 회로(20)는 PMOS 트랜지스터(Q2)의 소스 전극에 로드 블록(10)의 PMOS 트랜지스터(Q3)의 드레인 전극이 연결되며, PMOS 트랜지스터(Q2)의 게이트 전극과 드레인 전극이 단락되어 노드(N2)를 구성하고, NMOS 캐패시터(C2)를 구성하는 NMOS 트랜지스터의 게이트 전극이 노드(N2)에 연결되며 드레인 전극과 소스 전극이 단락되어 칩 내부 접지(Vss)에 연결되고, 저항(R1)은 노드(N2)와 그라운드(GND) 사이에 연결된다.
래치(30)는 입력단이 인버터(Inv3)의 입력과 인버터(Inv4)의 출력이 단락되어 노드(N2)의 신호가 입력되고, 출력단은 인버터(Inv3)의 출력과 인버터(Inv4)의 입력이 단락되어 논리 소자(Inv5)의 입력단에 연결된다.
논리 소자(Inv5)는 인버터로서 입력이 상기 래치(30)의 출력에 연결되어 래치(30)로부터 입력된 신호를 반전시켜 출력하도록 연결된다.
이와 같이 구성된 본 발명의 동작은 다음과 같다.
전원 전압(Vcc)이 인가되면, 로드 블록(10)과 PMOS 트랜지스터(Q2)를 통해 NMOS 캐패시터(C2)에 충전이 시작된다.
그러나 회로 동작 초기에 NMOS 캐패시터(C)가 이미 충전되어 있는 상태인 경우에는 지연 회로(20)에 구비된 방전 수단인 저항(R1)을 통해 방전이 이루어진 다음에 전원 전압(VCC)에 의한 충전이 시작되어, NMOS 캐패시터(C2)의 충전된 전압으로 인한 회로의 오동작을 방지할 수 있도록 한다.
이때 NMOS 캐패시터(C2)가 완전히 방전된 상태에서 최대용량으로 충전되는데 소요되는 시간은 PMOS 트랜지스터(Q2)와 로드 블록(10)이 가지고 있는 저항값(R)과 NMOS 캐패시터(C2)가 가지고 있는 캐패시턴스값(C)에 의해 결정되는 RC 시정수에 따른다.
전원 전압(Vcc)이 인가되어 NMOS 캐패시터(C2)의 충전이 이루어질 때의 로드 블록(10)의 동작을 로드 블록(10)에 구비된 3개의 스위치의 온오프 동작의 조합 가운데 일부를 예로 들어 설명하면 다음과 같다.
먼저, 로드 블록(10)에 구비된 스위치(SW1,SW2,SW3)가 모두 오프되는 경우에는 PMOS 트랜지스터(Q3)만이 동작하여 전원 전압(Vcc)에서 PMOS 트랜지스터(Q3)의 드레인과 소스간의 전압 강하 0.7볼트와 PMOS 트랜지스터(Q2)의 드레인과 소스간의 전압 강하 0.7볼트를 뺀 전압, 즉 Vcc-1.4 볼트가 노드(N2)에 나타난다.
다음으로, 제1스위치(SW1)가 온 되고 제2스위치(SW2)와 제3스위치(SW3)가 오프되면 PMOS 트랜지스터(Q3)와 PMOS 트랜지스터(Q4)가 모두 동작하지 않아 NMOS 캐패시터(C2)의 충전이 지연 회로(20)의 PMOS 트랜지스터(Q2)에 의해서만 이루어져 전원 전압(Vcc)에서 PMOS 트랜지스터(Q2)의 드레인과 소스간의 전압 강하 0.7볼트를 뺀 Vcc-0.7의 전압이 노드(N2)에 나타난다.
또 다른 스위치 온오프 동작이 조합으로는 제2스위치(SW2)와 제3스위치(SW3)가 온되면 전원 전압(Vcc) 단자와 노드(N2) 사이에 전류의 직접 경로가 형성되어 전원 전압(Vcc)이 노드(N2)에 그대로 나타나게 된다.
이와 같은 스위치의 온오프 동작의 조합은 하나의 예로서 제시한 것으로 제어하고자 하는 전류의 양에 따라 또 다른 조합의 스위치 온오프 동작을 실시할 수도 있다.
이와 같이 동작하는 로드 블록(10)의 작용을 제4도를 통해 상세히 설명하면 다음과 같다.
상기한 로드 블록(10)의 스위치의 온오프 조합에 의하여 노드(N2)에 나타나는 전압의 크기가 각각 Vcc-1.4, Vcc-0.7, Vcc이므로, 이에 따른 노드(N2)의 전압에 따른 전류량이 Vcc-1.4볼트 일때의 전류량을 I1, Vcc-0.7볼트 일때의 전류량을 I2, Vcc 일때의 전류량을 I3이라고 하면 전류의 대소 관계는 I1 I2 I3의 관계가 된다.
따라서 제4도에 나타낸 바와 같이 I1의 크기를 갖는 전류가 인가되어 NMOS 캐패시터(C2)에 충전이 이루어질때 노드(N2)의 전압이 인버터(Inv3)의 임계 전압에 도달하는데 tI1의 시간이 소요되고, I2의 크기를 갖는 전류가 인가되어 충전이 이루어질 때는 tI2의 시간이 소요되며, I3의 크기를 갖는 전류가 인가되어 충전이 이루어질 때는 tI3의 시간이 소요된다.
즉, 로드 블록(10)을 구성하고 있는 PMOS 트랜지스터(Q3)와 PMOS 트랜지스터(Q4)의 온오프 제어를 통해 제어 회로(20)에 인가되는 전류의 양을 조절하여 NMOS 캐패시터(C2)의 충전 시간을 변화시킴으로써 노드(N2)의 전압 상승 시간을 제어하고, 따라서 리세트 신호의 발생 시점을 제어할 수 있는 것이다.
이와 같이 리세트 신호의 발생 시점을 제어하는 목적은 리세트 신호에 따라 동작하는 다른 회로의 동작 특성에 알맞는 타이밍의 리세트 신호를 출력하도록 하기 위한 것이다.
다음으로, PMOS 트랜지스터(Q2)와 로드 블록(10)을 통하여 NMOS 캐패시터(C2)에 충전이 이루어져 충전된 전압 레벨이 래치(30)를 구성하고 있는 인버터(Inv3)의 임계 전압(VT)에 이르게 되면 지연 회로(20)의 노드(N2)의 전압이 하이 레벨이 되어 인버터(Inv3)를 통해 반전되고, 인버터(Inv5)를 통해 재반전되어 출력단으로 리세트 신호가 출력된다.
PMOS 트랜지스터로 구성된 PMOS 캐패시터(C3)는 커플링 캐패시터(coupling capacitor)로서, 회로 동작 초기에 노드(N3)를 하이 레벨 상태로 만들어 인버터(Inv5)의 출력이 로우 레벨이 유지되도록 함으로써 회로의 출력단이 안정된 상태를 유지하도록 하는 보조 기능을 수행한다.
따라서 본 발명은 캐패시터의 방전 수단을 통하여 초기 전원 전압이 인가되기 전의 충전된 캐패시터로 인하여 발생하는 회로의 오동작 문제를 해결하고, 로드 블록을 통해 전류의 양을 조절하여 신호 발생 시간의 조절이 가능한 효과가 제공된다.

Claims (7)

  1. 리세트 신호 발생 회로에 있어서,
    저항 수단과 캐패시터 수단을 직렬로 연결하여 전원이 인가되면 전원 인가에 대한 지연 신호를 출력하는 지연 회로와,
    상기 지연 회로에 흐르는 충전 전류를 조절하기 위한 로드 블록과,
    상기 지연 회로의 캐패시터 요소에 충전된 전하를 방전시키기 위한 방전 수단과,
    상기 지연 회로의 지연 신호를 입력으로 받아서 리세트 신호를 출력하는 논리 회로를 포함하여 이루어지는 리세트 신호 발생 회로.
  2. 제1항에 있어서, 상기 로드 블록은,
    전원에 연결된 병렬로 연결된 제1 및 제2MOS 트랜지스터를 제1 및 제2전류통로를 가지고,
    제1전류통로는 전원 전압을 상기 지연 회로의 저항 수단에 연결하고, 제2전류통로는 상기 지연 회로의 캐패시터 수단에 전원 전압을 연결하도록 연결하고,
    제1MOS 트랜지스터의 양단을 쇼트시키는 제1스위치와 제2MOS 트랜지스터의 게이트 전극에 전원 전압을 인가하기 위한 제2스위치 및 접지 전압을 인가하기 위한 제3스위치를 포함하여 이루어지는 것이 특징인 리세트 신호 발생 회로.
  3. 제2항에 있어서,
    상기 지연 회로의 저항 수단은 PMOS 트랜지스터의 소스 전극과 드레인 전극 사이의 전류통로를 사용하고, 상기 캐패시터 수단은 NMOS 트랜지스터의 게이트 전극과 소오스 및 드레인전극 사이의 정전 용량을 이용하는 것이 특징인 리세트 신호 발생 회로.
  4. 제3항에 있어서,
    상기 제1 및 제2MOS 트랜지스터는 PMOS 트랜지스터이고,
    제1MOS 트랜지스터의 소스 전극이 전원 전압 단자에 연결되고, 게이트 전극은 칩 내부 접지에 연결되며, 드레인 전극은 지연 회로의 PMOS 트랜지스터의 소스 전극에 연결되고,
    제2MOS 트랜지스터의 소스 전극이 제1MOS 트랜지스터의 드레인 전극에 연결되고, 드레인 전극은 상기 지연 회로의 출력점인 노드 N2에 연결되는 것을 특징으로 하는 리세트 신호 발생 회로.
  5. 제1항에 있어서, 상기 방전 수단은,
    상기 지연 회로의 출력 노드 N2와 접지 단자 사이에 연결된 저항(R1)으로 이루어짐을 특징으로 하는 리세트 신호 발생 회로.
  6. 제1항에 있어서, 상기 논리 회로는,
    제1인버터(Inv3)의입력과 제2인버터(Inv4)의 출력이 출력 노드 N2에 연결되고,
    제1인버터(Inv3)의 출력과 제2인버터(Inv4)의 입력이 서로 접속되어 출력으로 되는 래치인 것을 특징으로 하는 리세트 신호 발생 회로.
  7. 제6항에 있어서, 상기 논리 소자는,
    상기 래치의 출력에 제3인버터(Inv5)를 연결하여 제3인버터의 출력을 리세트 신호로 사용하고, 래치의 출력에 캐패시터를 연결한 것을 특징으로 하는 리세트 신호 발생 회로.
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