KR100303921B1 - 반도체메모리소자의dll회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 DLL회로에 관한 것으로, 특히 외부클럭의 지연을 신속하게 보정하고 딜레이 셀의 피모스형 바이어스 셀과 엔모스형 바이어스 셀을 혼용하여 구성하므로써 노이즈에 대한 내성을 향상시키기 위한 DLL회로에 관한 것으로, 종래에 있어서는 8비트 업/다운 카운터와 8비트 디지탈/아날로그 변환기를 사용하여 외부클럭의 딜레이 타임을 조절하므로써 신속한 클럭보정이 어렵고 카운터와 변환기를 사용하므로 칩의 전체적인 사이즈가 증가하며 또한 엔모스형 트랜지스터 바이어스만을 제어하므로 노이즈에 대하여 강한 면역특성을 갖을 수가 없었다. 이에 본 발명은 상기한 바와 같은 종래의 제 문제점들을 해소시키기 위하여 창안된 것으로 전하 펌프수단과, 딜레이 셀 어레이의 구성을 새롭게 하므로써 클럭의 보정을 신속하게 처리하고 노이즈에 강한 특성을 갖는 DLL 장치를 구현하였으며, 또한 칩의 사이즈를 감소시켰다.

Description

반도체 메모리 소자의 DLL회로
본 발명은 반도체 메모리 소자의 DLL회로에 관한 것으로, 특히 외부클럭의 지연을 신속하게 보정하고 딜레이 셀의 피모스형 바이어스 셀과 엔모스형 바이어스 셀을 혼용하여 구성하므로써 노이즈에 대한 내성을 향상시키기 위한 DLL회로에 관한 것이다.
일반적으로 DLL(Delay Locked Loop, 이하 "DLL" 이라 한다) 장치는 램버스 디램(Rambus DRAM) 등 고속 소자의 입력에 대하여는 셋업(Setup) 및 홀드타임(Hold Time)을, 출력에 대하여는 확실한 기능을 보장할 수 있게 유용한 출력 데이터 및 홀드타임(Hold Time)을 가져 I/O Timing Spec.을 만족시킬 수 있도록 한 회로이다.
결국, DLL이란 일종의 클럭 발생장치이며, I/O Timing Spec.을 만족시켜주기 위하여 외부클럭(EXTCLK)을 기준클럭으로 삼아서 Rambus DRAM내에서 사용하는 내부클럭(INTCLK)이 내부에 존재하는 딜레이를 보상할 수 있도록 하는 기능을 갖는다.
도 1은 종래기술에 따른 DLL 장치에 관한 것으로, 그 구성을 살펴보면 다음과 같다.
외부클럭(EXTCLK)을 받아들여 딜레이 타임을 조절한 후 내보내는 딜레이 셀 어레이와, 상기 딜레이 셀 어레이의 출력을 버퍼링하여 내부클럭(INTCLK)을 발생하는 버퍼부와, 상기 딜레이 셀 어레이의 출력을 수신하여 내부클럭(INTCLK)이 쓰이는 회로의 실제 딜레이 값만큼 RC 회로를 통하여 상기 내부클럭(INTCLK)을 지연시켜 피드백 클럭(FDCLK)을 출력하는 딜레이 모델부와, 상기 외부클럭(EXTCLK) 및 피드백 클럭(FDCLK)을 수신하여 위상차를 검출하고 이에 따라 업 또는 다운 신호를 출력하는 위상 검출기와, 상기 업 또는 다운 신호를 카운트하여 디지탈 신호로 출력하는 8비트 업/다운 카운터와, 상기 디지탈 신호를 입력으로 하고, 딜레이 셀 어레이를 제어하는 아날로그 신호를 딜레이 셀 어레이로 출력하는 8비트 디지탈/아날로그 변환기로 구성된다.
상기 딜레이 셀 어레이는 직렬접속된 다수개의 인버터와, 상기 각 인버터 엔모스형 트랜지스터 소오스 단자와 접지전압 단자(Vss) 사이에 연결되고 게이트가 상기 아날로그 신호에 의해 제어를 받는 다수개의 엔모스형 트랜지스터로 구성된다.
상기 딜레이 모델부는 캐패시터와 저항으로 구성된다.
이상에서 상술한 바와 같은 구성을 갖는 종래의 DLL 장치에 있어서는 외부클럭(EXTCLK)과 피드백 클럭(FDCLK)의 차이를 위상 검출기에서 검출한 후 업 또는 다운 신호를 일정한 주기동안 카운트한 후 8비트의 디지탈/아날로그 변환기를 써서 딜레이 셀 어레이를 제어하므로 일정한 주기(카운팅이 되고있는 시간) 이후 이를 토대로 클럭을 보정하는 방식을 사용하므로 인해 신속한 클럭 보정이 이루어질 수 없으며, 또한, 8비트의 업/다운 카운터 및 8비트의 디지탈/아날로그 변환기를 사용함으로 인해 회로의 면적이 커지는 단점이 있다.
아울러, 딜레이 셀을 콘트롤 하는데 있어서 엔모스형 트랜지스터 바이어스만을 콘트롤 하므로 노이즈(Noise)에 의한 클럭 에러(Error)의 보정이 어려운 문제점이 있다.
이에 본 발명은 상기한 바와 같은 목적을 달성하기 위하여 창안된 것으로 전하 펌프회로를 이용하여 매 클럭당 딜레이 셀을 제어하므로서 신속한 클럭보정과 칩의 점유면적을 줄이고 딜레이 셀의 엔모스 바이어스 셀 및 피모스 바이어스 셀을 혼용하여 구성하므로써 노이즈에 대한 내성을 강화시킨 반도체 메모리 소자의 DLL회로를 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 DLL 회로의 한 예를 나타낸 블록도.
도 2는 본 발명에 따른 DLL 회로의 한 예를 나타낸 블록도.
도 3은 상기 도 2의 위상 검출기 회로의 한 예를 나타낸 회로도.
도 4는 상기 도 2의 전하 펌프부의 한 예를 나타낸 회로도.
도 5는 상기 도 2의 딜레이 셀 어레이의 한 예를 나타낸 회로도.
도 6a 및 도 6b는 상기 도 5의 각 인버터 내부회로도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : DLL 20 : 딜레이 셀 어레이
22 : 전하 펌프부 24 : 위상 검출기
26 : 딜레이 모델부 40 : 전압레벨 조절부
50 : 게이트 전위 조절부 EXTCLK : 외부클럭
INTCLK : 내부클럭 FDCLK : 피드백 클럭
TG1, TG2 : 트랜스미션 게이트
상기한 바와 같은 목적 달성을 위한 본 발명의 반도체 메모리 소자의 DLL회로는, 내부클럭이 쓰이는 회로의 실제 딜레이 값만큼 RC 회로를 통하여 내부클럭을 지연시키기 위한 딜레이 모델부와, 딜레이 모델부의 출력인 피드백 클럭 및 입력되는 외부클럭의 위상차를 검출하여 펌프업 또는 펌프다운 신호를 출력하는 위상 검출수단과, 위상 검출수단의 펌프업 또는 펌프다운 신호를 수신하여 매 클럭마다 딜레이 셀을 제어하는 두개의 펌프아웃 신호를 출력하는 전하 펌프수단과, 전하 펌프 수단으로부터 인가되는 두개의 펌프아웃 신호의 제어를 받아 수신되는 외부클럭의 위상을 제어하여 내부클럭을 발생시키는 딜레이 셀 어레이를 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 DLL 장치를 나타낸 것으로, 외부클럭(EXTCLK)의 위상을 제어하여 내부클럭(INTCLK)을 발생시키는 딜레이 셀 어레이(20)와, 내부클럭(INTCLK)이 쓰이는 회로의 실제 딜레이 값만큼 RC 회로를 통하여 상기 내부클럭(INTCLK)을 지연시키기 위한 딜레이 모델부(26)와, 상기 딜레이 모델부(26)의 출력인 피드백 클럭(FDCLK) 및 외부클럭(EXTCLK)의 위상차를 검출하여 펌프업 또는 펌프다운 신호(pmpdown)를 출력하는 위상 검출기(24)와, 상기 위상 검출기(24)의 펌프업 또는 펌프다운 신호(pmpdown)를 수신하여 매 클럭마다 딜레이 셀을 제어하는 두개의 전하 펌프 출력신호를 출력하는 전하 펌프부(22)로 구성된다.
도 3은 상기 도 2의 위상 검출기(24)에 대한 상세 회로도를 나타낸 것으로, 엔모스형 트랜지스터와 게이트로 외부클럭(EXTCLK)이 인가되는 피모스형 트랜지스터가 병렬접속되고 피드백 클럭(FDCLK)을 수신하는 제1 트랜스미션 게이트(TG1)와, 상기 제1 트랜스미션 게이트(TG1) 출력단에 연결되어 상기 피드백 신호를 래치하는 제2 인버터(IV2)와 제3 인버터(IV3)로 구성된 래치회로와, 게이트로 상기 외부클럭(EXTCLK)이 인가되는 엔모스형 트랜지스터와 피모스형 트랜지스터가 상호 병렬접속되어 상기 래치회로의 출력단에 연결되고 상기 래치회로의 래치신호를 수신하여 펌프다운 신호(pmpdown)를 출력하는 제2 트랜스미션 게이트(TG2)와, 외부클럭(EXTCLK)을 수신하여 반전된 신호를 상기 제1 트랜스미션 게이트(TG1) 엔모스형 트랜지스터 게이트 및 상기 제2 트랜스미션 게이트(TG2) 피모스형 트랜지스터 게이트 단자로 출력하는 제1 인버터(IV1)와, 상기 제2 트랜스미션 게이트(TG2) 출력신호를 반전시켜 펌프업 신호(pmpup)를 출력하는 제4 인버터(IV4)와, 제5 인버터(IV5)와 제6 인버터(IV6)로 구성되어 상기 제2 트랜스미션 게이트(TG2) 출력신호를 래치하는 래치회로로 구성된다.
도 4는 상기 도 2의 전하 펌프부(22)의 한 예를 나타낸 회로로, 전원전압 단자(VDD)와 접지전압 단자(Vss) 사이에 제1 엔모스형 트랜지스터(MN1), 제2 피모스형 트랜지스터(MP2), 저항으로 구성되어 제1 피모스형 트랜지스터(MP1) 게이트 전위를 제어하는 게이트 전위 제어부와, 게이트로 상기 게이트 전위 제어부 출력신호가 인가되고 전원전압 단자(VDD)와 제1 노드(N1) 사이에 연결된 제1 피모스형 트랜지스터(MP1)로 이루어진 전압레벨 조절부(40)와, 게이트로 펌프업 신호(pmpup)가 인가되고 상기 제1 노드(N1)와 일측 펌프아웃 출력단자(/pmpout) 사이에 연결된 제3 피모스형 트랜지스터(MP3)와, 게이트로 펌프다운 신호(pmpdown)가 인가되고 상기 제1 노드(N1)와 타측 펌프아웃 출력단자(pmpout) 사이에 연결된 제4 피모스형 트랜지스터(MP4)와, 상기 일측 펌프아웃 출력단자(/pmpout)와 접지전압 단자(Vss) 사이에 연결된 제1 캐패시터(C1)와, 게이트가 상기 일측 펌프아웃 출력단자(/pmpout)에 연결되고 상기 일측 펌프아웃 출력단자(/pmpout)와 제2 노드(N2) 사이에 연결된 제2 엔모스형 트랜지스터(MN2)와, 게이트가 상기 일측 펌프아웃 출력단자(/pmpout)에 연결되고 상기 타측 펌프아웃 출력단자(pmpout)와 상기 제2 노드(N2) 사이에 연결된 제3 엔모스형 트랜지스터(MN3)와, 상기 타측 펌프아웃 출력단자(pmpout)와 접지전압 단자(Vss) 사이에 연결된 제2 캐패시터(C2)와, 게이트가 상기 타측 펌프아웃 출력단자(pmpout)에 연결되고 상기 타측 펌프아웃 출력단자(pmpout)와 상기 제2 노드(N2) 사이에 연결된 제5 엔모스형 트랜지스터(MN5)와, 게이트가 상기 타측 펌프아웃 출력단자(pmpout)에 연결되고 상기 일측 펌프아웃 출력단자(/pmpout)와 상기 제2 노드(N2) 사이에 연결된 제4 엔모스형 트랜지스터(MN4)와, 게이트가 상기 제2 노드(N2)에 연결되고 상기 제2 노드(N2)와 접지전압 단자(Vss) 사이에 연결된 제6 엔모스형 트랜지스터(MN6)로 구성된다.
도 5는 상기 도 2의 딜레이 셀 어레이(20)에 대한 구성회로를 나타낸 것으로 제7 인버터(IV7) 내지 제14 인버터(IV14)가 직렬접속되고 상기 제7 인버터(IV7) 내지 제10 인버터(IV10)는 전하 펌프회로부에서 출력되는 펌프아웃 신호(pmpout)에 의해 제어를 받으며 제11 인버터(IV11) 내지 제14 인버터(IV14)는 펌프아웃 신호(/pmpout)에 의해 제어를 받는다.
도 6a 및 도 6b는 상기 도 5의 각 인버터 내부회로를 나타낸 것으로, 상기 도 6a는 제7 인버터(IV7) 내지 제10 인버터(IV10)의 각 내부회로를 나타낸다.
여기서 알 수 있듯이 pmpout 신호에 의해 피모스형 트랜지스터 바이어스 단자가 제어를 받아 외부클럭(EXTCLK)의 딜레이 타임을 조절한다.
상기 도 6b는 제11 인버터(IV11) 내지 제14 인버터(IV14)의 각 내부회로를 나타내며, /pmpout 신호에 의해 엔모스형 트랜지스터 바이어스 단자가 제어를 받아 외부클럭(EXTCLK)의 딜레이 타임을 조절한다.
먼저, 도 6a에 대한 구성을 살펴보면, 게이트로 pmpout 신호가 동시에 인가되고 전원전압 단자(VDD)와 제3 노드(N3), 제4 노드(N4), 제5 노드(N5) 사이에 각각 연결된 제5, 제6, 제7 피모스형 트랜지스터와, 게이트로 상기 제3 노드(N3)상의 신호가 동시에 연결되고 제3 노드(N3), 제6 노드(N6), 제7 노드(N7)와 접지전압 단자(Vss) 사이에 각각 연결된 제10, 제11, 제12 엔모스형 트랜지스터와, 상기 제4 노드(N4)와 상기 제6 노드(N6) 사이에 직렬접속되고 게이트로 데이터 입력신호(Din)가 인가되며 출력단이 제8 노드(N8)에 연결된 제8 피모스형 트랜지스터(MP8) 및 제7 엔모스형 트랜지스터(MN7)와, 상기 제5 노드(N5)와 제7 노드(N7) 사이에 직렬접속되고 게이트로 상기 제8 노드(N8)상의 신호가 동시에 인가되고 출력단이 제9 노드(N9)에 연결된 제9 피모스형 트랜지스터(MP9) 및 제8 엔모스형 트랜지스터(MN8)와, 전원전압 단자(VDD)와 접지전압 단자(Vss) 사이에 직렬접속되고 게이트로 상기 제9 노드(N9)상의 신호가 동시에 인가되어 데이터를 출력하는 제10 피모스형 트랜지스터(MP10)와 제9 엔모스형 트랜지스터(MN9)로 구성된다.
도 6b는 게이트가 동시에 제10 노드(N10)에 연결되고 전원전압 단자(VDD)와 제10 노드(N10), 제11 노드(N11), 제12 노드(N12) 사이에 각각 연결되는 제11, 제12, 제13 피모스형 트랜지스터와, 게이트로 /pmpout 신호가 동시에 인가되고 상기 제10 노드(N10), 제13 노드(N13), 제14 노드(N14)와 접지전압 단자(Vss) 사이에 각각 연결된 제16, 제17, 제18 엔모스형 트랜지스터와, 상기 제11 노드(N11)와 제13 노드(N13) 사이에 직렬접속되고 게이트로 데이터 입력신호가 동시에 인가되고 출력단이 제15 노드(N15)에 연결되는 제14 피모스형 트랜지스터(MP14) 및 제13 엔모스형 트랜지스터(MN13)와, 상기 제12 노드(N12)와 제14 노드(N14) 사이에 직렬접속되고 게이트로 상기 제15 노드(N15)상의 신호가 동시에 인가되고 출력단이 제16 노드(N16)에 연결되는 제15 피모스형 트랜지스터(MP15) 및 제14 엔모스형 트랜지스터(MN14)와, 전원전압 단자(VDD)와 접지전압 단자(Vss) 사이에 직렬접속되고 게이트로 상기 제16 노드(N16)상의 신호가 인가되어 데이터를 출력하는 제16 피모스형 트랜지스터(MP16) 및 제15 엔모스형 트랜지스터(MN15)로 구성된다.
이하, 이상에서 상술한 바와 같은 구성을 갖는 본 발명의 DLL 장치에 대한 동작을 살펴본다.
도 3의 위상 검출기(24) 회로에서 외부클럭(EXTCLK)이 라이징시 피드백 클럭(FDCLK)은 제1 트랜스미션 게이트(TG1)를 통해 제2 인버터(IV2)와 제3 인버터(IV3)로 구성된 래치회로에 래치된다. 이어, 상기 외부클럭(EXTCLK)의 폴링구간에서는 제2 트랜스미션 게이트(TG2)가 턴온되어 래치신호가 출력되어 펌프업 및 펌프다운 신호(pmpdown)를 전하 펌프부(22)로 송신한다.
전하 펌프부(22)에서는 상기 도 4에 도시된 바와 같이 제3 피모스형 트랜지스터(MP3) 및 제4 피모스형 트랜지스터(MP4) 게이트 단자로 인가되고 게이트 전위 조절부(50)에 의해 턴온된 전압레벨 조절부(40)의 제1 피모스형 트랜지스터(MP1)를 통해 전류가 흐르게 된다.
예를들어 펌프다운 신호(pmpdown)가 "로우" 레벨을 갖는다고 가정하면, 제4 피모스형 트랜지스터(MP4)는 턴온되고 제3 피모스형 트랜지스터(MP3)는 턴오프된다.
이는 제2 캐패시터(C2)가 충전되어 pmpout 신호를 끌어올린다.
한편, 초기의 제1 개패시터의 충전전하는 턴온된 제4, 제6 엔모스형 트랜지스터(MN6)를 통해 접지전압 단자(Vss)로 방전되어 /pmpout 신호의 전위레벨은 "로우"로 떨어지게 된다.
상기와 같은 동작에 의해 발생된 두개의 펌프아웃 신호는 딜레이 셀 어레이(20)의 각 인버터로 입력되며, 상기 도 6a 및 도 6b의 피모스형 트랜지스터 바이어스 및 엔모스형 트랜지스터 바이어스 단자를 제어하게 된다.
즉, pmpout 신호의 전위가 "하이", /pmpout 신호의 전위가 "로우" 이므로 제5 내지 제7 피모스형 트랜지스터 및 제16 내지 제18 엔모스형 트랜지스터의 턴온 사이즈는 작아지게 되고 이는 흐르는 전류량을 감소시켜 결국 외부클럭(EXTCLK)의 딜레이 타임은 증가하게 된다.
이는 외부클럭(EXTCLK)에 비해 피드백 클럭(FDCLK)의 위상이 앞선 상태에 있어, 위상 검출기(24)와 전하 펌프회로를 이용하여 이를 보정한 것이다.
또한 딜레이 셀 어레이(20)를 피모스형 바이어스와 엔모스형 바이어스를 혼용하여 사용하므로써 노이즈에 따른 클럭 에러를 보상할 수 있도록 하였다.
이상에서 설명한 바와 같이 본 발명은 기존의 DLL 장치가 일정한 주기당 한번씩 딜레이 셀 어레이(20)를 콘트롤하던 것을 매 클럭당 바로바로 딜레이 셀 어레이(20)를 제어하므로써 신속한 클럭보정이 가능하고 전하펌프 회로만을 사용하므로써 기존의 구성에 비해 칩의 사이즈가 감소하였으며, 딜레이 셀 어레이(20)의 구성을 피모스와 엔모스를 혼용하여 사용하므로써 노이즈에 대한 강한 특성을 갖는 DLL 장치를 구현하였다.
이상에서 설명한 바와 같이, 본 발명은 Rambus DRAM 등 고속으로 쓰이는 소자를 위해 쓰여지는 DLL 회로를 구성시 기존의 카운터와 변환기 대신 전하펌프 회로를 사용하고 또한 딜레이 셀 어레이를 피모스와 엔모스를 사용하여 바이어스하므로써 신속한 클럭보정과 노이즈에 대한 강한 특성을 갖을 수 있으며, 전체 칩의 사이즈를 감소시키는 효과를 가져온다.
본 발명의 바람직한 실시예는 예시를 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (4)

  1. 반도체 메모리 소자의 DLL회로에 있어서,
    내부클럭이 쓰이는 회로의 실제 딜레이 값만큼 RC 회로를 통하여 상기 내부클럭을 지연시키기 위한 딜레이 모델부와,
    상기 딜레이 모델부의 출력인 피드백 클럭 및 입력되는 외부클럭의 위상차를 검출하여 펌프업 또는 펌프다운 신호를 출력하는 위상 검출수단과
    상기 위상 검출수단의 펌프업 또는 펌프다운 신호를 수신하여 매 클럭마다 딜레이 셀을 제어하는 두개의 펌프아웃 신호를 출력하는 전하 펌프수단과,
    상기 전하 펌프수단으로부터 인가되는 두개의 펌프아웃 신호의 제어를 받아 수신되는 외부클럭의 위상을 제어하여 내부클럭을 발생시키는 딜레이 셀 어레이를 구비함을 특징으로 하는 반도체 메모리 소자의 DLL회로.
  2. 제 1 항에 있어서, 상기 딜레이 셀 어레이는
    상기 두개의 펌프아웃 신호 중 하나의 신호를 입력받아 바이어스 제어하기 위한 복수개의 제 1딜레이 셀; 및
    상기 두 개의 펌프아웃 신호 중 나머지 하나의 신호를 입력받아 바이어스 제어하기 위한 복수개의 제 2딜레이 셀을 구비함을 특징으로 하는 반도체 메모리 소자의 DLL회로.
  3. 제 2 항에 있어서, 상기 제 1딜레이 셀은
    게이트 단자를 통하여 상기 펌프아웃 신호 중 하나의 신호를 입력받는 제1PMOS트랜지스터와, 그 게이트 단자 및 드레인 단자가 상기 제 1PMOS트랜지스터의 드레인 단자와 공통 연결된 제 1NMOS트랜지스터를 구비하는 신호입력부;
    상기 제 1PMOS트랜지스터와 게이트 단자가 공통 연결된 제 2PMOS트랜지스터와, 상기 제 1NMOS트랜지스터와 게이트 단자가 공통 연결된 제 2NMOS트랜지스터와, 상기 제 2PMOS트랜지스터 및 제 2NMOS트랜지스터 사이에 연결되어 입력신호를 지연시키기 위한 CMOS인버터부로 구성된 짝수개의 지연부; 및
    상기 지연부의 출력단자에 연결되어 출력신호를 반전하여 출력하기 위한 인버터를 구비함을 특징으로 하는 반도체 메모리 소자의 DLL회로.
  4. 제 2 항에 있어서, 상기 제 2딜레이 셀은
    게이트 단자 및 드레인 단자가 공통 연결된 제 1PMOS트랜지스터와, 상기 제 1PMOS트랜지스터와 그 드레인 단자가 공통연결되어 상기 펌프아웃 신호 중 나머지 하나의 신호를 그 게이트 단자를 통하여 입력받는 제 1NMOS트랜지스터를 구비하는 신호입력부;
    상기 제 1PMOS트랜지스터와 게이트 단자가 공통 연결된 제 2PMOS트랜지스터와, 상기 제 1NMOS트랜지스터와 게이트 단자가 공통 연결된 제 2NMOS트랜지스터와, 상기 제 2PMOS트랜지스터 및 제 2NMOS트랜지스터 사이에 연결되어 입력신호를 지연시키기 위한 CMOS인버터부를 구비하는 짝수개의 지연부;
    상기 지연부의 출력단자에 연결되어 출력신호를 반전하여 출력하기 위한 인버터를 구비함을 특징으로 하는 반도체 메모리 소자의 DLL회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808580B1 (ko) * 2001-12-28 2008-02-28 주식회사 하이닉스반도체 램버스 디램의 딜레이 록 루프 회로
US8810279B2 (en) 2012-03-19 2014-08-19 Samsung Electronics Co., Ltd. Pseudo-static domino logic circuit and apparatuses including same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335499B1 (ko) * 1999-12-30 2002-05-08 윤종용 지연시간차를 보상하는 폐루프 아날로그 동기화 지연 시간반영 기법 구조의 클락 발생회로
KR100825800B1 (ko) * 2007-02-12 2008-04-29 삼성전자주식회사 딜레이 매트릭스를 구비하는 광대역 다중 위상 출력지연동기 루프 회로
KR101354457B1 (ko) * 2012-07-30 2014-01-28 한국과학기술원 샘플앤홀드 증폭기가 없는 파이프라인 아날로그―디지털 변환기용 클럭신호생성기

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970050845A (ko) * 1995-12-29 1997-07-29 김덕중 디지탈 탄럭 루프를 이용한 클럭회복 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970050845A (ko) * 1995-12-29 1997-07-29 김덕중 디지탈 탄럭 루프를 이용한 클럭회복 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808580B1 (ko) * 2001-12-28 2008-02-28 주식회사 하이닉스반도체 램버스 디램의 딜레이 록 루프 회로
US8810279B2 (en) 2012-03-19 2014-08-19 Samsung Electronics Co., Ltd. Pseudo-static domino logic circuit and apparatuses including same

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