KR970050845A - 디지탈 탄럭 루프를 이용한 클럭회복 회로 - Google Patents

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Abstract

본 발명은 자기기록, 테입에서 읽어들인 신호를 두개의 디지탈 탄럭 루프를 이용하여 각각에 대해 클럭주파수의 0.5배에 동작하도록 구성하여 연산 부담이 줄어들며 확장된 선형위상 특성으로 인한 넓은 로크 레인지와 입력신호의 파워에 영향을 받지 않게 된다.

Description

디지탈 탄럭 루프를 이용한 클럭회복 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 클럭회복을 나타낸 회로도.
제2도는 본 발명에 의한 클럭회복을 나타낸 회로도.

Claims (3)

  1. 신호를 입력하는 입력 신호부에서 양의 신호를 통과시키는 제1임계값 검출기와, 상기 제1임계값 검출기에서 제1위상검출기의 입력으로 사용되는 제1샘플러와, 상기 제1임계값 검출기에서 위상을 이동시키는 위상변환기와, 상기 위상변환기에서 제1위상검출기의 입력으로 사용되는 제2샘플러와 상기 제1샘플러와 제2샘플러의 신호를 합하는 제1위상 검출기와, 상기 입력신호부에서 음의 신호를 통과시키는 제2임계값 검출기와, 상기 제2임계값 검출기에서 위상을 이동시키는 위상변환기와, 상기 위상변환기에서 제2위상검출기의 입력으로 사용되는 제3샘플러와, 상기 제2임계값 검출기에서 제2위상검출기의 입력으로 사용되는 제4샘플러와, 상기 제3샘플러와 제5샘플러의 신호를 합하는 제2위상 검출기와, 상기 제1위상 검출기와 제2위상 검출기의 신호를 합하는 루프필터와, 상기 루프필터에서 디지탈 클럭이 발생하는 디지탈클럭 발생기와, 상기 디지탈클럭 발생기에서 데이타를 지연시켜 상승엣지신호가 발생되는 딜레이부를 포함하는 것을 특징으로 하는 디지탈 탄럭 루프를 이용한 클럭회복회로.
  2. 제1항에 있어서, 상기 위상변환기의 위상을 90°이동시키는 것을 특징으로 하는 디지탈 탄럭 루프를 이용한 클럭회복회로.
  3. 제1항에 있어서, 상기 딜레이부는 비트 듀레이션(duration)의 1/2배 만큼 지연시키는 것을 특징으로 하는 디지탈 탄럭 루프를 이용한 클럭회복회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303921B1 (ko) * 1997-11-21 2001-11-22 박종섭 반도체메모리소자의dll회로

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