KR100696771B1 - 반도체 장치의 듀티 사이클 보정회로 - Google Patents

반도체 장치의 듀티 사이클 보정회로 Download PDF

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Abstract

본 발명은 반도체 장치의 듀티 사이클 보정회로에 관한 것으로서, 듀티 사이클이 달라진 클럭신호들을 조합해서 발생된 듀티 에러 펄스를 이용해서 상기 듀티 사이클이 달라진 클럭신호를 본래의 듀티 사이클을 갖는 클럭신호로 복원시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 듀티 사이클 보정회로는, 듀티 사이클이 달라진 클럭신호들을 이용해서 듀티 에러 펄스 제어신호와 듀티 에러 펄스를 발생시키는 듀티 에러 펄스 발생부; 상기 듀티 에러 펄스 발생부에서 발생된 상기 듀티 에러 펄스를 분리시켜 제1 및 제2 듀티 에러 펄스를 발생시키는 펄스 분리부; 및 상기 듀티 에러 펄스 발생기로부터 발생된 상기 듀티 에러 펄스 제어신호 및 상기 펄스 분리부로부터 분리된 상기 제1 및 제2 듀티 에러 펄스에 응답해서 상기 듀티 사이클이 달라진 클럭신호들을 본래의 듀티 사이클을 갖는 클럭신호들로 복원시키는 듀티 복원회로를 구비한다.

Description

반도체 장치의 듀티 사이클 보정회로{Duty cycle corrector of semiconductor device}
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 듀티 사이클 보정회로의 회로도.
도 2는 도 1의 듀티 에러 펄스 발생기의 회로도.
도 3a 내지 도 3c는 도 2의 주요신호들의 타이밍도.
도 4는 도 1의 펄스 분리기의 회로도.
도 5는 도 4의 주요신호들의 타이밍도.
도 6은 도 1의 듀티 복원회로의 회로도.
도 7a 및 도 7b는 도 6의 주요신호들의 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 듀티 에러 펄스 발생기 20 : 펄스 분리기
30 : 듀티 복원회로
본 발명은 반도체 장치의 듀티 사이클 보정회로에 관한 것으로, 보다 상세하 게는 듀티 사이클이 달라진 클럭신호들의 듀티 사이클을 보정하도록 구성된 듀티 사이클 보정회로에 관한 것이다.
일반적으로 반도체 칩에 응용할 수 있는 듀티 사이클 보정회로는 동작속도가 점점 빨라짐에 따라 일정한 듀티 사이클을 유지해야 한다.
그러나, 일정한 듀티 사이클을 유지해야 하는 클럭신호들의 듀티 사이클이 달라지면서, 칩 전체의 동작에 상당히 큰 영향을 주게 되어 칩이 오동작하기도 한다.
그래서, 이러한 오동작을 방지하기 위해 듀티 사이클을 보정하는 듀티 사이클 보정회로(duty cycle corrector)회로들이 많이 고안되었는데 이러한 종래의 듀티 사이클 보정회로는 로직회로가 복잡하고, 동작조건이 까다로운 문제점이 있다.
따라서, 이와 같은 문제점을 해결하기 위한 본 발명은, 듀티 사이클이 달라진 클럭신호들을 조합해서 발생된 듀티 에러 펄스를 이용해서 상기 듀티 사이클이 달라진 클럭신호를 본래의 듀티 사이클을 갖는 클럭신호로 복원시키는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 듀티 사이클 보정회로는,
듀티 사이클이 달라진 클럭신호들을 이용해서 듀티 에러 펄스 제어신호와 듀티 에러 펄스를 발생시키는 듀티 에러 펄스 발생부;
상기 듀티 에러 펄스 발생부로부터 발생된 상기 듀티 에러 펄스를 분리시켜 제1 및 제2 듀티 에러 펄스를 발생시키는 펄스 분리부; 및
상기 듀티 에러 펄스 발생부로부터 발생된 상기 듀티 에러 펄스 제어신호 및 상기 펄스 분리부로부터 분리된 상기 제1 및 제2 듀티 에러 펄스에 응답해서 상기 듀티 사이클이 달라진 클럭신호들을 본래의 듀티 사이클을 갖는 클럭신호들로 복원시키는 듀티 복원회로를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 듀티 사이클 보정회로의 블록도로서, 듀티 에러 펄스 발생기(10), 펄스 분리기(20), 및 듀티 복원회로(30)로 구성된다.
여기서, 듀티 에러 펄스 발생기(10)는 듀티 사이클이 달라진 클럭신호(CK*)와 이 클럭신호의 반전신호(CKb*)를 입력받아, 듀티 에러 펄스 제어신호(CTRL)와 클럭신호(CK*, CKb*)의 듀티 에러만큼 펄스(ERRP)를 생성한다. 즉, 듀티 사이클이 길어졌을 경우 또는 듀티 사이클이 짧아졌을 경우를 검출해서 그에 해당하는 듀티 에러 펄스(ERRP)를 한 주기당 2개씩 생성한다.
그리고, 상기 언급한 클럭신호(CK*)는 외부에서 입력되는 클럭신호(CK) 또는 내부에서 입력되는 클럭신호의 듀티 사이클이 변형된 클럭신호이고, 클럭신호(CKb*)는 클럭신호(CK*)를 180°위상 시프트시킨 클럭신호이다. 여기서, 클럭신호(CK)의 듀티 사이클이 달라지면 클럭신호의 반전신호(CKb)의 듀티도 같은 비율로 변하게 된다.
다음에, 펄스 분리기(20)는 듀티 에러 펄스 발생기(10)에서 한 주기당 2개씩 생성된 듀티 에러 펄스(ERRP)를 주기가 듀티 에러 펄스(ERRP)의 2배인 제1 및 제2 듀티 에러 펄스(ERRP_A, ERRP_B)로 분리한다.
그러면, 듀티 복원회로(30)는 듀티 에러 펄스 발생기(10)로부터 발생된 듀티 에러 펄스 제어신호(CTRL)에 응답하여 듀티 에러 펄스 ERRP의 2배의 주기를 갖는 듀티 에러 펄스(ERRP_A, ERRP_B)와 듀티 에러만큼의 펄스 폭을 갖는 클럭신호(CK*, CKb*)를 논리 조합한 후에, 듀티 에러만큼의 펄스 폭을 갖는 클럭신호(CK*, CKb*)를 본래의 듀티 사이클을 갖는 클럭신호(CK, CKb)로 복원시킨다.
이하, 도 1에 나타낸 각 구성부(10, 20, 30)의 상세 회로와 동작을 설명한다.
도 2는 듀티 에러 펄스 발생기(10)의 회로도로서, 긴 듀티 에러 펄스 발생기(12), 짧은 듀티 에러 펄스 발생기(13), 펄스 검출기(16), 및 전달부(18)로 구성된다.
여기서, 긴 듀티 에러 펄스 발생기(12)는 듀티 에러만큼의 펄스 폭을 갖는 클럭신호(CK*, CKb*)를 논리 조합하여 긴 듀티 에러 펄스를 발생시키고, 짧은 듀티 에러 펄스 발생기(14)는 듀티 에러만큼의 펄스 폭을 갖는 클럭신호(CK*, CKb*)를 논리 조합하여 짧은 듀티 에러 펄스를 발생시킨다.
펄스 검출기(16)는 긴 듀티 에러 펄스 발생기(12)로부터 발생된 긴 듀티 에 러 펄스가 입력되는 것을 검출하여 듀티 에러 펄스 제어신호(CTRL)를 발생시킨다.
전달부(18)는, 상기 펄스 검출기(16)에서 발생된 에러 펄스 제어신호(CTRL)에 응답해서 긴 듀티 에러 펄스 발생기(12)로부터 발생된 긴 듀티 에러 펄스와 짧은 듀티 에러 펄스 발생기(14)로부터 발생된 짧은 듀티 에러 펄스를 조합해서 발생된 듀티 에러 펄스(ERRP)를 전달한다. 즉 듀티 사이클이 길어졌을 경우 또는 짧아졌을 경우에 대해 발생한 듀티 에러 펄스(ERRP)를 전달한다.
그리고, 긴 듀티 에러 펄스 발생기(12)는 듀티 에러만큼의 펄스 폭을 갖는 클럭신호(CK*, CKb*)를 낸드 조합하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)의 출력신호를 반전시켜 긴 듀티 에러 펄스를 출력하는 인버터(IV1)로 구성된다.
짧은 듀티 에러 펄스 발생기(14)는 듀티 에러만큼의 펄스 폭을 갖는 클럭신호(CK*, CKb*)를 노어 조합하여 짧은 듀티 에러 펄스를 출력하는 노어 게이트(NR1)로 구성된다.
펄스 검출기(14)는 긴 듀티 에러 펄스 발생기(12)로부터의 긴 듀티 에러 펄스를 반전시키는 인버터(IV2)와, 전원전압(Vdd)과 접지전압(Vss) 사이에 직렬로 접속된 PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N1, N2)와, PMOS 및 NMOS 트랜지스터(P2, N1)의 공통 접점에 입력단자가 접속된 래치회로(IV3, IV4)와, 래치회로(IV3, IV4)의 출력신호를 반전시켜 듀티 에러 펄스 제어신호(CTRL)를 출력하는 인버터(IV5)로 구성된다.
그리고, PMOS 트랜지스터(P1)의 게이트에는 인버터(IV2)의 출력신호가 인가되고, PMOS 및 NMOS 트랜지스터(P2, N1)의 게이트에는 접지전압(Vss)이 인가되며, NMOS 트랜지스터(N2)의 게이트에는 긴 듀티 에러 펄스 발생기(12)에서 발생된 긴 듀티 에러 펄스가 인가된다.
다음에, 전달부(18)는 듀티 에러 펄스 제어신호(CTRL)를 반전시키는 인버터(IV6)와, 인버터(IV6)의 출력신호, 듀티 에러 펄스 제어신호(CTRL), 및 긴 듀티 에러 펄스 발생기(12)에서 발생된 긴 듀티 에러 펄스를 전달하는 전달 게이트(T1)와, 인버터(IV6)의 출력신호, 듀티 에러 펄스 제어신호(CTRL), 및 짧은 듀티 에러 펄스 발생기(14)에서 발생된 짧은 듀티 에러 펄스 전달하는 전달 게이트(T2)로 구성된다.
다음에는, 도 2에 나타낸 듀티 에러 펄스 발생기(10)의 동작을 설명한다.
일단, 듀티 사이클이 달아진 클럭신호((CK*, CKb*)가 입력되면, 긴 듀티 에러 펄스 발생기(12) 또는 짧은 듀티 에러 펄스 발생기(14)는 듀티 에러만큼의 긴 듀티 에러 펄스 또는 짧은 듀티 에러 펄스를 발생시킨다.
다음에, 긴 듀티 에러 펄스 발생기(12) 또는 짧은 듀티 에러 펄스 발생기(14)로부터 발생된 이들 긴 듀티 에러 펄스 또는 짧은 듀티 에러 펄스를, 듀티 에러 펄스 제어신호(CTRL)에 응답해서 듀티 사이클이 길어졌을 경우에는 전달 게이트(T1)를 통해서 통과시키고, 듀티 사이클이 짧아졌을 경우에는 전달 게이트(T2)를 통해서 통과시킨다.
여기서, 듀티 사이클이 길어진 경우나 듀티 사이클이 짧아진 경우에 대해서 긴 듀티 에러 펄스 또는 짧은 에러 펄스가 발생되면, 펄스 검출기(16)는 긴 듀티 에러 펄스를 검출해서 듀티 에러 펄스 제어신호(CTRL)를 발생시킨다. 즉, 듀티 에 러 펄스 제어신호(CTRL)가 하이레벨이면 긴 듀티 에러 펄스가 발생했음을 나타내고, 듀티 에러 펄스 제어신호(CTRL)가 로우레벨이면 짧은 듀티 에러 펄스가 발생했음을 나타낸다.
한편, 도 3a는 듀티가 잘 맞는 경우의 클럭신호(CK, CKb)의 타이밍을 나타내고, 도 3b는 듀티가 길어진 경우의 클럭신호(CK*, CKb*) 및 듀티 에러 펄스(ERRP)의 타이밍을 나타내며, 도 3c는 듀티가 짧아진 경우의 클럭신호(CK*, CKb*) 및 듀티 에러 펄스(ERRP)의 타이밍을 나타낸다.
도 3b를 보면, 듀티 사이클이 길어졌을 때 클럭신호(CK*)와 클럭신호(CKb*)를 앤드 조합함으로써 듀티 에러 펄스(ERRP)가 만들어졌다는 것을 알 수 있고, 도 3c를 보면 듀티 사이클이 짧아졌을 때 클럭신호(CK*)와 클럭신호(CKb*)를 노어 조합함으로써 듀티 에러 펄스(ERRP)가 만들어졌다는 것을 알 수 있다.
한편, 도 4는 펄스 분리기(20)의 회로도로서, 듀티 에러 펄스(ERRP)를 입력받아 듀티 에러 펄스(ERRP)의 2배의 주기를 갖는 Q 신호를 발생시키는 트리거 플립플롭(22; trigger flip-flop)과, 듀티 에러 펄스(ERRP)와 Q 신호를 낸드 조합하는 낸드 게이트(ND2)와, 낸드 게이트(ND2)의 출력신호를 반전시켜 제1 듀티 에러 펄스(ERRP_A)를 출력하는 인버터(IV8)와, 듀티 에러 펄스(ERRP)를 반전시키는 인버터(IV7)와, 인버터(IV7)의 출력신호 및 듀티 에러 펄스(ERRP)를 노어 조합하여 분리된 제2 듀티 에러 펄스(ERRP_B)를 출력하는 노어 게이트(NR2)로 구성된다.
이러한 펄스 분리기(20)는 듀티 에러 펄스(ERRP)를 이용해서 Q 신호를 발생시킨 후에, 발생된 Q 신호와 듀티 에러 펄스(ERRP)를 조합해서 두 개의 제1 및 제2 듀티 에러 펄스(ERRP_A, ERRP_B)를 출력한다.
도 5는 펄스 분리기(20)로부터 발생된 주요신호들의 타이밍을 나타낸 것이다.
도 5를 보면, 듀티 에러 펄스(ERRP)를 통해서 듀티 에러 펄스(ERRP)의 2배의 주기를 갖는 Q 신호가 발생되었음을 알 수 있다.
또한, 듀티 에러 펄스(ERRP)가 제1 및 제2 듀티 에러 펄스(ERRP_A, ERRP_B)로 분리되었음을 알 수 있다.
한편, 도 6은 듀티 복원회로(30)의 회로도로서, 듀티 에러 펄스(ERRP)가 분리된 제1 및 제2 듀티 에러 펄스(ERRP_A, ERRP_B), 듀티 에러 펄스 제어신호(CTRL), 및 듀티 사이클이 달라진 클럭신호(CK, CKb)를 선택적으로 전달하는 전달부(32)와, 전달부(32)로부터 전달된 긴 듀티 사이클을 갖는 출력신호들을 본래의 듀티 사이클을 갖는 클럭신호로 복원하는 긴 듀티 복원회로(34)와, 전달부(32)로부터 전달된 짧은 듀티 사이클을 갖는 출력신호를 본래의 듀티 사이클을 갖는 클럭신호로 복원하는 짧은 듀티 복원회로(36)로 구성된다.
여기서, 전달부(32)는 듀티 에러 펄스 제어신호(CTRL)를 반전시키는 인버터(IV9)와, 인버터(IV9)의 출력신호, 제2 듀티 에러 펄스(ERRP_B), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T3)와, 인버터(IV9)의 출력신호, 제1 듀티 에러 펄스(ERRP_A), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T4)와, 인버터(IV9)의 출력신호, 제1 듀티 에러 펄스(ERRP_A), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T5)와, 인버터(IV9)의 출력신호, 제2 듀티 에러 펄스(ERRP_B), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T6)를 포함한다.
또한, 전달부(32)는 인버터(IV9)의 출력신호, 듀티 사이클이 달라진 클럭신호(CKb*), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T7)와, 인버터(IV9)의 출력신호, 듀티 사이클이 달라진 클럭신호(CK*), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T8)와, 인버터(IV9)의 출력신호, 듀티 사이클이 달라진 클럭신호(CKb*), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T9)와, 인버터(IV9)의 출력신호, 듀티 사이클이 달라진 클럭신호(CK*), 및 듀티 에러 펄스 제어신호(CTRL)를 전달하는 전달 게이트(T10)로 구성된다.
그리고, 긴 듀티 복원회로(34)는 전달 게이트(T8)의 출력신호를 반전시키는 인버터(IV10)와, 인버터(IV10) 및 전달 게이트(T3)의 출력신호들을 노어 조합하여 본래의 듀티 사이클을 갖는 클럭신호(CK)를 출력하는 노어 게이트(NR3)와, 전달 게이트(T7)의 출력신호를 반전시키는 인버터(IV11)와, 인버터(IV11) 및 전달 게이트(T4)의 출력신호들을 노어 조합하여 본래의 듀티 사이클을 갖는 클럭신호(CKb)를 출력하는 노어 게이트(NR4)로 구성된다.
다음에, 짧은 주기 듀티 복원회로(36)는 전달 게이트(T5, T9)의 출력신호들을 노어 조합하는 노어 게이트(NR5)와, 노어 게이트(NR5)의 출력신호를 반전시켜 본래의 듀티 사이클을 갖는 클럭신호(CKb)를 출력시키는 인버터(IV12)와, 전달 게이트(T6, T10)의 출력신호를 노어 조합하는 노어 게이트(NR6)와, 노어 게이트(NR6)의 출력신호를 반전시켜 본래의 듀티 사이클을 갖는 클럭신호(CK)를 발생시키는 인 버터(IV13)로 구성된다.
이하, 듀티 에러 복원회로(30)의 동작을 간단히 설명한다.
우선, 듀티 에러 펄스 제어신호(CTRL)가 하이레벨일 때, 즉 듀티 사이클이 길어졌을 때에는 긴 주기 듀티 복원회로(34)가 동작하고 듀티 에러 펄스 제어신호(CTRL)가 로우레벨일 때, 즉 듀티 사이클이 짧아졌을 때에는 짧은 주기 듀티 복원회로(36)가 동작하여, 본래의 듀티 사이클을 갖는 클럭신호(CK, CKb)를 출력시킨다.
한편, 도 7a는 듀티가 길어진 경우의 복원된 클럭신호(CK, CKb)의 타이밍을 나타내고, 도 7b는 듀티가 짧아진 경우의 복원된 클럭신호(CK, CKb)의 타이밍을 나타낸 것이다.
도 7a를 보면, 듀티 사이클이 길어진 클럭신호(CK*, CKb*)가 본래의 듀티 사이클을 갖는 클럭신호(CK, CKb)로 복원되었음 알 수 있고, 도 7b를 보면, 듀티 사이클이 짧아진 클럭신호(CK*, CKb*)가 본래의 듀티 사이클을 갖는 클럭신호(CK, CKb)로 복원되었음을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 듀티 사이클 보정회로는 듀티 사이클이 달라진 클럭신호를 조합해서 듀티 에러 펄스를 발생시킴으로써, 듀티 사이클이 달라진 클럭신호를 본래의 듀티 사이클을 갖는 클럭신호로 복원시킬 수 있다.
종래보다 간단한 로직회로로 듀티 사이클 보정회로를 구현할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 듀티 사이클이 달라진 클럭신호들을 이용해서 듀티 에러 펄스 제어신호와 듀티 에러 펄스를 발생시키는 듀티 에러 펄스 발생수단;
    상기 듀티 에러 펄스 발생수단으로부터 발생된 상기 듀티 에러 펄스를 분리시켜 제1 및 제2 듀티 에러 펄스를 발생시키는 펄스 분리수단; 및
    상기 듀티 에러 펄스 발생수단으로부터 발생된 상기 듀티 에러 펄스 제어신호와 상기 펄스 분리수단으로부터 분리된 상기 제1 및 제2 듀티 에러 펄스에 응답해서 상기 듀티 사이클이 달라진 클럭신호들을 본래의 듀티 사이클을 갖는 클럭신호들로 복원시키는 듀티 복원회로를 구비한 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  2. 제 1 항에 있어서,
    상기 듀티 에러 펄스 발생수단은,
    상기 듀티 사이클이 달라진 클럭신호들을 입력받아 긴 듀티 에러 펄스를 발생시키는 긴 듀티 에러 펄스 발생기;
    상기 듀티 사이클이 달라진 클럭신호들을 입력받아 짧은 듀티 에러 펄스를 발생시키는 짧은 듀티 에러 펄스 발생기;
    상기 긴 듀티 에러 펄스가 입력되는 것을 검출하여 상기 듀티 에러 펄스 제어신호를 발생시키는 펄스 검출기; 및
    상기 듀티 에러 펄스 제어신호에 응답하여 상기 긴 듀티 에러 펄스와 상기 짧은 듀티 에러 펄스를 조합해서 발생된 상기 듀티 에러 펄스를 전달하는 전달부로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  3. 제 2 항에 있어서,
    상기 긴 듀티 에러 펄스 발생기는,
    상기 듀티 사이클이 달라진 클럭신호들을 논리 조합하여 상기 긴 듀티 에러 펄스를 발생시키는 논리회로로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  4. 제 2 항에 있어서,
    상기 짧은 듀티 에러 펄스 발생기는, 상기 듀티 사이클이 달라진 클럭신호들을 논리 조합하여 상기 짧은 듀티 에러 펄스를 발생시키는 논리소자로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  5. 제 2 항에 있어서,
    상기 펄스 검출기는, 상기 긴 듀티 에러 펄스 발생기에서 발생된 긴 듀티 에러 펄스를 입력받아 풀-업 및 풀-다운시키는 풀-업 및 풀-다운부;
    상기 풀-업 및 풀-다운부의 출력신호를 래치시키는 래치회로; 및
    상기 래치회로의 출력신호를 반전시켜 상기 듀티 에러 펄스 제어신호를 출력 하는 반전소자로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  6. 제 2 항에 있어서,
    상기 전달부는,
    상기 듀티 에러 펄스 제어신호와 그것의 반전신호에 응답해서 상기 긴 듀티 에러 펄스를 전달하는 제1 전달수단; 및
    상기 듀티 에러 펄스 제어신호와 그것의 반전신호에 응답해서 상기 짧은 듀티 에러 펄스를 전달하는 제2 전달수단으로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  7. 제 1 항에 있어서,
    상기 펄스 분리기는,
    상기 듀티 에러 펄스 발생기에서 발생된 상기 듀티 에러 펄스를 입력받아 상기 듀티 에러 펄스의 2배의 주기를 갖는 신호를 출력하는 플립플롭;
    상기 듀티 에러 펄스와 상기 플립플롭의 출력신호를 논리 조합하여 제1 듀티 에러 펄스를 발생시키는 제1 논리 조합수단;
    상기 듀티 에러 펄스의 반전신호와 상기 플립플롭의 출력신호를 논리 조합하여 상기 제2 듀티 에러 펄스를 발생시키는 제2 논리 조합수단으로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  8. 제 1 항에 있어서,
    상기 듀티 복원회로는,
    상기 듀티 에러 펄스 발생기로부터 발생된 상기 듀티 에러 펄스 제어신호 및 상기 제1 및 제2 듀티 에러 펄스에 응답해서, 상기 듀티 사이클이 달라진 클럭신호들을 선택적으로 전달하는 전달부; 및
    상기 전달부의 출력신호들을 입력받아 상기 듀티 사이클이 달라진 클럭신호를 상기 본래의 듀티 사이클을 갖는 클럭신호로 복원하는 긴 듀티 복원회로 및 짧은 듀티 복원회로로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  9. 제 8 항에 있어서,
    상기 전달부는,
    상기 듀티 에러 펄스 발생기로부터 발생된 상기 듀티 에러 펄스 제어신호의 반전신호, 상기 듀티 에러 펄스 제어신호, 및 상기 제1 및 제2 듀티 에러 펄스를 전달하는 제1 내지 제4 전달 게이트; 및
    상기 듀티 에러 펄스 발생기로부터 발생된 상기 듀티 에러 펄스 제어신호의 반전신호, 상기 듀티 에러 펄스 제어신호, 및 상기 듀티 사이클이 달라진 클럭신호들을 전달하는 제5 및 제8 전달 게이트로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  10. 제 8 항에 있어서,
    상기 긴 듀티 복원회로는,
    상기 제5 전달 게이트의 출력신호를 반전시키는 제1 반전소자;
    상기 반전소자의 출력신호와 상기 제2 전달 게이트의 출력신호를 논리 조합하는 제1 논리소자;
    상기 제6 전달 게이트의 출력신호를 반전시키는 제2 반전소자; 및
    상기 제2 반전소자의 출력신호와 상기 제1 전달 게이트의 출력신호를 논리 조합하는 제2 논리소자로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
  11. 제 8 항에 있어서,
    상기 짧은 듀티 복원회로는,
    상기 제3 전달 게이트 및 상기 제7 전달 게이트의 출력신호들을 논리 조합하는 제1 논리소자;
    상기 제1 논리소자의 출력신호를 반전시키는 제1 반전소자;
    상기 제4 전달 게이트 및 상기 제8 전달 게이트의 출력신호들을 논리 조합하는 제2 논리소자;
    상기 제2 논리소자의 출력신호를 반전시키는 제2 반전소자로 구성된 것을 특징으로 하는 반도체 장치의 듀티 사이클 보정회로.
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