KR100293638B1 - 섹터 프로텍션 회로 - Google Patents

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KR100293638B1
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Abstract

본 발명은 섹터 프로텍션 셀에 가해지는 전기적 스트레스를 최소화 할 수 있는 섹터 프로텍션 회로에 관한 것이다.
본 발명은 섹터 소거 또는 프로그램 명령을 칩 내부의 컴맨드 스테이트 머신에 래치한 후 래치된 명령에 따라 프로텍션 셀을 센싱하여 프로텍션 여부를 판단하여 래치한 후 동일한 명령이 입력되더라도 더이상 프로텍션 셀을 센싱하지 않고 래치된 데이터에 의해 프로텍션 여부를 판단 하도록 함으로써, 프로텍션 셀로 인가되는 전기적 스트레스를 최소화 할 수 있는 섹터 프로텍션 회로를 제공한다.

Description

섹터 프로텍션 회로
본 발명은 섹터 프로텍션 회로(Sector protection circuit)에 관한 것으로, 특히 프로텍션 셀(Protection cell)에 가해지는 전기적 스트레스(Stress)를 최소화 할 수 있는 섹터 프로텍션 회로에 관한 것이다.
일반적으로 플래쉬 메모리는 전기적으로 프로그램 또는 소거(Erase)가 가능하며 전원이 꺼지더라도 비휘발성 특성을 갖는다. 또한, 플래쉬 메모리는 섹터 단위로 프로그램 또는 소거될 수 있으며, 이를 섹터 프로그램 또는 섹터 소거라 한다. 여기서, 특정 섹터를 소거 또는 프로그램으로부터 보호(Protection)하기 위한 기능을 채용하는데 이를 섹터 프로텍션이라 한다. 이를 위해 각 섹터에 해당하는 하나씩의 기억소자(Protection cell)를 갖게 되며, 이를 섹터 프로텍션 셀이라 한다. 이 프로텍션 셀에 저장된 데이터에 의해 해당 섹터의 프로텍션 여부를 결정하게 된다.
도 1은 종래의 섹터 프로텍션 회로도이다.
전원단자(Vcc) 및 제 1 노드(K1)간에는 부하(Load) 트랜지스터인 PMOS 트랜지스터(P1)가 접속된다. 상기 PMOS 트랜지스터(P1)의 게이트 단자에는 반전된 프로그램 또는 소거 신호에 해당하는 제 1 제어신호(PGMERCSMb)가 공급된다. 상기 제 1 노드(K1) 및 접지단자(Vss)간에는 프로텍션 셀(C1)이 접속된다. 상기 프로텍션 셀(C1)의 콘트롤(프로그램) 게이트에는 기준전압 발생회로(1)로부터 출력되는 기준전압(VCCR)이 공급된다. 프로텍션 셀(C1)의 셀렉트 게이트에는 프로그램 또는 소거 신호에 해당하는 제 2 제어신호(PGMERCSM)가 공급된다. 상기 제 1 노드(K1) 및 출력단자(Dout)간에는 제 1 및 제 2 인버터(I1 및 I2)가 직렬로 접속된다. 상기 출력단자(Dout)에는 상기 프로텍션 셀(C1)에 저장된 데이터에 의해 프로텍션 여부가 결정되는 섹터(도시 안됨)가 접속되게 된다.
상술한 바와 같이 구성된 종래의 섹터 프로텍션 회로의 동작을 설명하면 다음과 같다.
소거 또는 프로그램 명령이 수행될 경우, 상기 제 2 제어신호(PGMERCSM)는 하이(High) 상태로 된다. 상기 제 1 제어신호(PGMERCSMb)는 로우(Low) 상태로 된다. 그러므로, 상기 제 1 제어신호(PGMERCSMb)를 입력으로 하는 PMOS 트랜지스터(P1)가 턴온(Turn on) 되어 상기 전원단자(Vcc)로부터 상기 제 1 노드(K1)로 전류 패스(Current pass)가 형성된다. 이때, 상기 제 1 노드(K1)의 전위는 상기 프로텍션 셀(C1)의 프로그램 상태에 따라 결정된다.
예를 들어, 상기 프로텍션 셀(C1)이 프로그램 된 셀이라고 가정하면, 상기 제 1 노드(K1)로부터 접지단자(Vss)로 전류 패스가 차단되어 상기 제 1 노드(K1)의 전위는 하이 상태로 된다.
반대로, 상기 프로텍션 셀(C1)이 소거 된 셀이라고 가정하면, 상기 제 1 노드(K1)로부터 접지단자(Vss)로 전류 패스가 형성되어 상기 제 1 노드(K1)의 전위는 로우 상태로 된다.
상기 제 1 노드(K1)의 전위는 제 1 및 제 2 인버터(I1 및 I2)를 통해 출력단자(Dout)로 출력된다. 따라서, 상기 출력단자(Dout)를 통해 출력되는 데이터에 의해 섹터의 프로텍션 여부가 결정된다.
그러나, 이러한 종래의 섹터 프로텍션 회로의 프로텍션 셀(C1)은 상기 기준전압 발생회로(1)로부터 출력되는 기준전압(VCCR)에 의해 전기적 스트레스를 받게 된다. 즉, 섹터 프로그램 또는 소거 동작 시간 동안에는 기준전압 발생회로(1)로부터 출력되는 기준전압(VCCR: 약 3V)이 상기 프로텍션 셀(C1)의 프로그램 게이트로 항상 공급된다. 또한, 상기 프로텍션 셀(C1)의 셀렉트게이트와 소스(Source) 간에는 프로그램 또는 소거 동작 전압이 인가되어 장시간 전기적 스트레스를 받게 된다. 그러므로, 초기의 프로그램 또는 소거 동작시 디바이스에는 별 영향이 없으나, 장시간 프로그램 또는 소거 동작을 수행할 경우 약한(Weak) 프로텍션 셀에 나쁜 영향을 준다. 이로 인해 셀의 문턱전압(Vt)이 변화되어 원하는 프로텍션 상태가 바뀌게 되는 불량(Fail) 요소로 작용하게 된다.
따라서, 본 발명은 섹터 소거 또는 프로그램 명령을 칩 내부의 컴맨드 스테이트 머신에 래치한 후 래치된 명령에 따라 프로텍션 셀을 센싱하여 프로텍션 여부를 판단하여 래치한 후 동일한 명령이 입력되더라도 더이상 프로텍션 셀을 센싱하지 않고 래치된 데이터에 의해 프로텍션 여부를 판단하도록 함으로써, 상기한 단점을 해소할 수 있는 섹터 프로텍션 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 섹터 프로텍션 회로는 드레인, 소스, 콘트롤게이트, 및 셀렉트게이트를 갖는 프로텍션 셀과, 상기 드레인에 공급되는 전원을 스위칭하기 위한 부하트랜지스터와, 상기 콘트롤게이트에 공급되는 기준전압을 스위칭하기 위한 스위칭 회로와, 컴맨드 스테이트 머신으로부터 출력되는 최초의 다수의 섹터 프로그램 또는 소거를 위한 상태신호가 발생되는 동안 상기 부하트랜지스터 및 스위칭 회로를 턴온 시키고 상기 셀렉트게이트를 인에이블 시키며, 이후의 섹터 프로그램 또는 소거를 위한 상태신호가 발생되는 동안 상기 부하트랜지스터 및 스위칭 회로를 턴오프 시키기 위한 데이터 콘트롤 회로와, 상기 부하트랜지스터 및 스위칭 회로가 턴온 되었을 때 상기 프로텍션 셀의 상태를 래치하기 위한 래치회로를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 섹터 프로텍션 회로도.
도 2는 본 발명에 적용되는 컴맨드 스테이트 머신의 개략도.
도 3은 본 발명에 따른 섹터 프로텍션 회로도.
도 4는 본 발명을 설명하기 위해 도시한 입출력 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11: 기준전압 발생회로 12: 컴맨드 스테이트 머신
13: 데이터 콘트롤 회로 14: 트랜스미션게이트 회로
15: 래치 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 적용되는 컴맨드 스테이트 머신(CSM: Command state machine)의 개략도이다.
컴맨드 스테이트 머신(12)은 쓰기 인에이블신호(WEb)에 의해 외부로부터 입력되는 프로그램 또는 소거 명령을 인식하며, 특정 어드레스와 데이터를 입출력하게 된다. 즉, 쓰기 패드(WEbPAD)로부터 쓰기 버퍼(21)를 통해 공급되는 쓰기 인에이블신호(WEb)의 하강 엣지(Falling edge)에서 어드레스 패드(ADDPAD)로부터 어드레스 버퍼(22)를 통해 공급되는 어드레스(<A0:16>)를 받아들이게 된다. 쓰기 인에이블신호(WEb)의 상승 엣지(Rising edge)에서는 입출력 패드(IOPAD)로부터 입출력 버퍼(23)를 통해 공급되는 입력 데이터(DIN<0:16>)를 받아들이게 된다. 여기서, 컴맨드 스테이트 머신(CSM)의 구조는 일반적인 구성이므로 자세한 동작 설명은 생략하기로 한다.
컴맨드 스테이트 머신(CSM)으로 특정 명령이 입력됨에 따라, 컴맨드 스테이트 머신(CSM)의 출력으로는 각 명령에 대응하는 상태 신호(ST<0:3,13:16>)가 출력되며, 이를 도 4에 상세히 나타내었다.
도 4에서, 명령이 쓰이기 전 상태(보통 읽기 모드라고 함)에서는 상태 신호 ST0가 인에이블되어 있게 된다. 이후 쓰기 인에이블신호(WEb)의 하강 엣지(Falling edge)에서 컴맨드 스테이트 머신(CSM)은 어드레스를 받아들이게 된다. 컴맨드 스테이트 머신(CSM)의 상승 엣지(Rising edge)에서는 특정 입력 데이터를 받아들이게 된다. 이때, 컴맨드 스테이트 머신(CSM)의 출력은 상태 신호 ST1으로 바뀌게 된다. 이후, 다음 어드레스와 입력 데이터가 정해진 순서대로 입력되어 상기 컴맨드 스테이트 머신(CSM)의 출력은 상태 신호 ST0, ST1, ST2, ST3, ST14, ST15 및 ST16의 순서로 출력된다. 상기 상태 신호 ST16은 소거 명령을 인식했음을 알리는 신호로, 상기 상태 신호 ST16 동안 내부 칩 기능에 의해 메인 셀 어레이의 소거 동작을 수행하게 된다(도 4의 구간 a). 소거 동작이 내부적으로 종료하면 상기 컴맨드 스테이트 머신(CSM)의 출력은 자동으로 상기 상태 신호 ST0로 귀환하게 된다. 이후의 컴맨드 시퀀스는 프로그램(도 4의 구간 b)을 위한 것으로, 상기 컴맨드 스테이트 머신(CSM)의 출력은 상태 신호 ST0, ST1, ST2, ST13, ST14 및 ST15가 순차적으로 출력된다. 이후, 프로그램 또는 칩 내부의 펑션(Function) 동작이 종료하면 상기 컴맨드 스테이트 머신(CSM)의 출력은 상기 상태 신호 ST0 로 귀환한다. 참고로, 상태 신호 ST4 가 하이 상태인 구간(칩이 프로그램을 진행하는 시간)은 바이트(Byte)당 소비되는 전류가 10내지 20㎲ 이다. 또한, 상기 상태 신호 ST16이 하이 상태인 구간(칩이 소거 동작을 진행하는 시간)의 칩 소거 동작시간은 짧게는 0.5sec 에서 길게는 40sec 의 시간 걸리게 된다.
도 3은 본 발명에 따른 섹터 프로텍션 회로도 이다. 데이터 콘트롤 회로(13)는 컴맨드 스테이트 머신(12)으로부터 출력되는 다수의 상태 신호(ST1, ST2, ST3 및 ST13)를 조합하여 래치한 후, 제 1 제어신호(PGMERCSM)를 출력하게 된다. 상기 데이터 콘트롤 회로(13)의 출력인 제 1 제어신호(PGMERCSM)는 제 1 및 제 2 인버터(I11 및 I12)를 통해 제 1 노드(K11)로 공급된다. 상기 제 1 노드(K11)로 공급된 제 1 제어신호(PGMERCSM)는 제 3 인버터(I13)를 통해 반전되어 제 2 노드(K12)로 공급된다.
한편, 전원단자(Vcc) 및 제 3 노드(K13)간에는 부하 트랜지스터인 PMOS 트랜지스터(P11)가 접속된다. 상기 PMOS 트랜지스터(P11)는 상기 제 2 노드(K12)의 전압에 따라 구동된다. 또한, 상기 제 3 노드(K13) 및 접지단자(Vss) 간에는 차단 회로인 NMOS 트랜지스터(N11)가 접속된다. 상기 NMOS 트랜지스터(N11)는 상기 제 2 노드(K11)의 전압에 따라 구동된다.
상기 제 3 노드(K13) 및 접지단자(Vss)간에는 프로텍션 셀(C11)이 접속된다. 상기 프로텍션 셀(C11)의 셀렉트 게이트에는 상기 제 1 노드(K11)로 공급된 제 1 제어신호(PGMERCSM)가 공급된다. 또한, 상기 프로텍션 셀(C11)의 콘트롤(프로그램) 게이트에는 기준전압 발생회로(11)로부터 출력되는 기준전압(VCCR)이 스위칭 회로인 트랜스미션 게이트 회로(14)를 통해 공급된다. 상기 트랜스미션 게이트 회로(14)는 상기 제 1 노드(K11)로 공급된 제 1 제어신호(PGMERCSM)에 따라 구동된다.
상기 제 3 노드(K13)의 전압은 제 4 및 제 5 인버터(I14 및 I15)를 통해 래치 회로(15)로 공급된다. 상기 래치 회로(15)는 상기 데이터 콘트롤 회로(13)의 출력인 제 1 제어신호(PGMERCSM)에 따라 출력단자(Dout)로 제어 전압을 출력하게 된다. 상기 출력단자(Dout)에는 상기 프로텍션 셀(C11)에 저장된 데이터에 의해 프로텍션 여부가 결정되는 섹터(도시 안됨)가 접속 된다.
상기 데이터 콘트롤 회로(13)는 컴맨드 스테이트 머신(12)으로부터 출력되는 다수의 상태 신호(ST1, ST2, ST3 및 ST13)가 논리 수단(16)인 노아(NOR) 게이트로 입력된다. 상기 논리 수단(16)인 노아 게이트의 출력은 인버터(I16)에 의해 반전된다. 이때, 제 1 래치 수단(17)은 상기 인버터(I16)의 출력에 따라 전원전압(Vcc)을 선택적으로 출력하게 된다. 또한, 제 2 래치 수단(18)은 상기 인버터(I16)의 출력에 따라 접지전압(Vss)을 선택적으로 출력하게 된다. 상기 제 1 및 제 2 래치 수단(17 및 18)의 출력은 낸드(NAND) 게이트(19)로 입력되며, 상기 낸드 게이트(19)의 출력은 인버터(I17)를 통해 반전되어 출력된다.
상기 트랜스미션 게이트 회로(14)는 상기 제 1 제어신호(PGMERCSM)에 따라 구동되는 NMOS 트랜지스터(N12)와, 인버터(I18)를 통해 공급되는 상기 제 1 제어신호(PGMERCSM)에 따라 구동되는 PMOS 트랜지스터(P12)로 구성된다.
상술한 바와 같이 구성된 본 발명에 따른 섹터 프로텍션 회로의 동작을 도 4를 참조하여 설명하면 다음과 같다.
초기에, 리셋(RESET) 신호에 의해 데이터 콘트롤 회로(13)의 출력인 제 1 제어신호(PGMERCSM)는 로우 상태로 된다. 이때, 상기 제 1 제어신호(PGMERCSM)는 제 1 및 제 2 인버터(I11 및 I12)를 통해 제 1 노드(K11)로 공급된다. 상기 제 1 노드(K11)의 전압을 입력으로 하는 트랜스미션게이트 회로(14)는 턴오프 된다. 또한, 상기 제 1 노드(K11)의 전압은 제 3 인버터(I13)를 통해 하이 상태로 반전되어 제 2 노드(K12)로 공급된다. 그러므로, 상기 제 2 노드(K12)의 전압을 입력으로 하는 부하 트랜지스터인 PMOS 트랜지스터(P11)는 턴오프 된다. 그리고, 상기 프로텍션 셀(C11)의 셀렉트 게이트에는 상기 제 1 노드(K11)의 전압인 로우 상태의 전압이 공급된다. 또한, 콘트롤 게이트에는 상기 트랜스미션게이트 회로(14)에 의해 기준전압 발생회로(11)로부터 플로팅(Floating) 상태로 된다. 이때, 상기 제 2 노드(K12)의 전압을 입력으로 하는 NMOS 트랜지스터(N11)가 턴온되어 상기 제 3 노드(K13)의 전압은 로우 상태로 된다. 상기 제 3 노드(K13)의 전압은 제 4 및 제 5 인버터(I14 및 I15)를 통해 래치 회로(15)로 입력된다. 그러므로, 상기 래치 회로(15)는 초기에 로우 상태로 래치 된다.
즉, 상기 트랜스미션게이트 회로(14)가 턴오프 되어 상기 프로텍션 셀(C11)의 콘트롤 게이트는 플로팅 되고, 셀렉트 게이트는 로우 상태, 그리고, 드레인은 상기 NMOS 트랜지스터(N11)에 의해 로우 상태로 된다. 그러므로, 초기에는 높은 전압에 의한 전기적 스트레스가 완전히 차단되게 된다.
이후, 섹터 소거 또는 프로그램 명령이 입력될 경우, 도 4에 나타낸 바와 같이 소거 동작 명령을 수행하기 위해서는 먼저 3싸이클의 셋업 명령이 입력되어야 한다(도 4의 a). 이때, 컴맨드 스테이트 머신(12)의 출력은 상태 신호 ST1, ST2, ST3 의 순서로 인에이블 된다. 또한 소거 명령이 주어지는 경우, 상태 신호 ST1, ST2, ST13, ST14 및 ST15 순서으로 인에이블 된다.
그러므로, 상기 데이터 콘트롤 회로(13)의 출력인 제 1 제어신호(PGMERCSM)는 최초의 상태 신호 ST1, ST2, ST3 가 인에이블된 동안에 하이 상태로 인에이블 된다. 이때, 상기 제 1 제어신호(PGMERCSM)는 제 1 및 제 2 인버터(I11 및 I12)를 통해 제 1 노드(K11)로 공급되며, 상기 제 1 노드(K11)의 전압을 입력으로 하는 트랜스미션게이트 회로(14)는 턴온 된다. 또한, 상기 제 1 노드(K11)의 전압은 제 3 인버터(I13)를 통해 제 2 노드(K12)로 공급되며, 상기 제 2 노드(K12)의 전압을 입력으로 하는 부하 트랜지스터인 PMOS 트랜지스터(P11)가 턴온 된다. 그리고, 상기 프로텍션 셀(C11)의 셀렉트 게이트에는 상기 제 1 노드(K11)의 전압인 하이 상태의 전압이 공급되고, 콘트롤 게이트에는 상기 트랜스미션게이트 회로(14)를 통해 기준전압 발생회로(11)로부터 출력되는 기준전압(VCCR)이 공급된다. 이때, 상기 제 2 노드(K12)의 전압을 입력으로 하는 NMOS 트랜지스터(N11)는 턴오프 된다. 이때, 상기 제 3 노드(K13)의 전위는 상기 프로텍션 셀(C11)의 프로그램 상태에 따라 결정되게 된다.
예를 들어, 상기 프로텍션 셀(C11)이 프로그램 된 셀이라고 가정하면, 상기 제 3 노드(K13)로부터 접지단자(Vss)로 전류 패스가 차단되어 상기 제 3 노드(K13)의 전압은 하이 상태로 된다.
반대로, 상기 프로텍션 셀(C11)이 소거 된 셀이라고 가정하면, 상기 제 3 노드(K13)로부터 접지단자(Vss)로 전류 패스가 형성되어 상기 제 3 노드(K13)의 전압은 로우 상태로 된다. 즉, 상기 제 1 제어신호(PGMERCSM)가 하이 상태인 구간동안 센싱동작이 이루어지게 된다.
상기 제 3 노드(K13)의 전압은 제 4 및 제 5 인버터(I14 및 I15)를 통해 래치 회로(15)로 공급된다. 상기 래치 회로(15)는 상기 데이터 콘트롤 회로(13)의 출력인 제 1 제어신호(PGMERCSM)가 하강 엣지(Falling edge)로 될 때, 상기 제 4 및 제 5 인버터(I14 및 I15)를 통해 공급되는 상기 제 3 노드(K13)의 전압을 래치시키게 된다. 따라서, 상기 출력단자(Dout)를 통해 출력되는 데이터에 의해 섹터의 프로텍션 여부가 결정된다. 이후, 또 다른 소거 또는 프로그램 명령이 입력되더라도 최초의 소거 또는 프로그램 명령이 입력될 경우에만 상기 데이터 콘트롤 회로(13)의 출력인 제 1 제어신호(PGMERCSM)가 하이 상태로 된다. 그러므로, 더 이상의 센싱 동작이 수행되지 않게 된다.
즉, 쓰기 동작시 쓰기 인에이블신호(WEb)가 로우 상태인 시간은 적어도 50㎱ 이어야 하며, 쓰기 인에이블신호(WEb)가 하이 상태인 시간은 50㎱ 이상이다. 따라서, 프로텍션 셀이 센싱되는 시간은 300㎱ 이며, 이는 프로텍션 설을 센싱하기 위한 충분한 시간이다.
또한, 이후에 또 다른 소거나 프로그램 셋업 명령이 입력되더라도 최초의 셋업 명령이 입력될 경우에만 상기 제 1 제어신호(PGMERCSM)가 하이 상태가 되도록 하였음으로 더 이상의 센싱 동작은 수행되지 않게 된다. 예를 들어 디바이스 작동중 불안정한 전원전압으로 인해 순간적인 전압 다운(Voltage down) 현상이 일어나면, 리셋이 작동하여 프로텍션 회로를 리셋 시키고, 이후 입력되는 최초의 셋업 명령에 의해 다시 프로텍션이 이루어지게 된다.
상술한 바와 같이 본 발명에 의하면 섹터 소거 또는 프로그램 명령을 칩 내부의 컴맨드 스테이트 머신에 래치한 후 래치된 명령에 따라 프로텍션 셀을 센싱하여 프로텍션 여부를 판단하여 래치한 후 동일한 명령이 입력되더라도 더이상 프로텍션 셀을 센싱하지 않고 래치된 데이터에 의해 프로텍션 여부를 판단 하도록 함으로써, 프로텍션 셀로 인가되는 전기적 스트레스를 최소화 할 수 있는 탁월한 효과가 있다.

Claims (6)

  1. 드레인, 소스, 콘트롤게이트, 및 셀렉트게이트를 갖는 프로텍션 셀과,
    상기 드레인에 공급되는 전원을 스위칭하기 위한 부하트랜지스터와,
    상기 콘트롤게이트에 공급되는 기준전압을 스위칭하기 위한 스위칭 회로와,
    컴맨드 스테이트 머신으로부터 출력되는 최초의 다수의 섹터 프로그램 또는 소거를 위한 상태신호가 발생되는 동안 상기 부하트랜지스터 및 스위칭 회로를 턴온 시키고 상기 셀렉트게이트를 인에이블 시키며, 이후의 섹터 프로그램 또는 소거를 위한 상태신호가 발생되는 동안 상기 부하트랜지스터 및 스위칭 회로를 턴오프 시키기 위한 데이터 콘트롤 회로와,
    상기 부하트랜지스터 및 스위칭 회로가 턴온 되었을 때 상기 프로텍션 셀의 상태를 래치하기 위한 래치회로를 포함하여 구성된 것을 특징으로 하는 섹터 프로텍션 회로.
  2. 제 1 항에 있어서,
    파워-업시 상기 데이터 콘트롤 회로의 출력에 따라 상기 프로텍션 셀의 드레인에 공급되는 전원을 차단하기 위한 차단회로를 더 포함하여 구성된 것을 특징으로 하는 섹터 프로텍션 회로.
  3. 제 2 항에 있어서,
    상기 차단 회로는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 섹터 프로텍션 회로.
  4. 제 1 항에 있어서,
    상기 데이터 콘트롤 회로는 컴맨드 스테이트 머신으로부터 출력되는 다수의 상태 신호를 입력으로 하는 논리 수단과,
    상기 논리 수단의 출력을 반전시키기 위한 인버터와,
    상기 인버터를 통해 반전된 상기 논리 수단의 출력에 따라 전원전압을 래치한 후 출력하기 위한 제 1 래치 수단과,
    상기 인버터를 통해 반전된 상기 논리 수단의 출력에 따라 접지전압을 래치한 후 출력하기 위한 제 2 래치 수단과,
    상기 제 1 및 제 2 래치 수단의 출력을 각각 입력으로 하는 낸드 게이트와,
    상기 낸드 게이트의 출력을 반전시키기 위한 인버터를 포함하여 구성된 것을 특징으로 하는 섹터 프로텍션 회로.
  5. 제 4 항에 있어서,
    상기 논리 수단은 노아(NOR) 게이트로 구성된 것을 특징으로 하는 섹터 프로텍션 회로.
  6. 제 1 항에 있어서,
    상기 스위칭 회로는 상기 제 1 제어신호에 따라 구동되는 NMOS 트랜지스터와,
    상기 제 1 제어신호를 반전시키기 위한 인버터와,
    상기 인버터를 통해 반전된 상기 제 1 제어신호 따라 구동되는 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 섹터 프로텍션 회로.
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