TWI608325B - 低電壓高準確度電流鏡電路 - Google Patents

低電壓高準確度電流鏡電路 Download PDF

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TWI608325B
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Description

低電壓高準確度電流鏡電路
本發明一般係關於積體電路，更具體而言係關於一種低電壓高準確度電流鏡電路設計。
積體電路通常包括依據帶隙電壓參考(bandgap voltage reference)操作之組件(例如：緩衝器、放大器、正反器等)。帶隙電壓參考係廣泛用於積體電路中的無關溫度電壓參考電路。由於帶隙電路需要大幅的矽面積，因此可能有數百個組件依據給定電路內的一個帶隙電壓參考進行操作。通常，每個組件皆長距離(例如2mm)接收帶隙電壓參考之資訊。若電壓用於長距離傳送這樣的資訊，則很難確保帶隙電壓所對照測量並轉換為電流的相同接地電位。又，這樣的電壓對電流轉換就矽面積而論很昂貴。若電流用於傳送該資訊，則電流需要點對點連接，由此需要許多電流連接以長距離運行。這樣的連接就矽面積而論亦很昂貴。
據此，本技術亟需提供參考電流給積體電路內多個組件之更優化的方式。
本發明方法之一個實作包括一低電壓高準確度電流鏡電路。該電流鏡電路包括一輸入電路，其配置成接收輸入參考電流，其中該輸入電路包括一反饋通道，其用於將該輸入參考電流與輸出電流相較並大體上匹配，且其中該反饋通道並非為了將輸入電壓與輸出電壓匹配而配置，且其中該輸入電路不包括一比較器，其具有將該輸入參考電流與該輸出電流相較的運算放大器；以及一輸出電路，其耦接於該輸入電路，其中該輸出電路配置成將該輸出電流發送到電路方塊之一或多個組件。
優點在於，所揭示的方法在積體電路晶片上占用少量面積。 舉例來說，反饋通道讓電流鏡電路能很容易穩定平衡(例如：很容易將輸入電流與輸出電流匹配而不引起振盪行為)，並且以低成本做到(例如：沒有占用大量空間或在花費方面而言相當昂貴的大型組件，諸如運算放大器)。
100‧‧‧電腦系統
102‧‧‧中央處理單元
103‧‧‧裝置驅動程式
104‧‧‧系統記憶體
105‧‧‧記憶體橋
106‧‧‧匯流排或其他通信路徑；路徑
107‧‧‧輸入/輸出(I/O)橋
108‧‧‧使用者輸入裝置
110‧‧‧顯示裝置
111‧‧‧顯示器螢幕
112‧‧‧並行處理子系統
113‧‧‧匯流排或其他通信路徑
114‧‧‧系統磁碟
116‧‧‧開關
118‧‧‧網路配接器
120、121‧‧‧附加卡
200‧‧‧慣用類比/混合信號實體層積體電路
202‧‧‧帶隙電壓參考
204‧‧‧運算轉導放大器
205、205(1)、205(2)~205(N)‧‧‧電路方塊
206‧‧‧參考電壓
208、208(1)、208(2)~208(N)‧‧‧電流鏡電路
210、210(1)、210(2)~210(N)‧‧‧輸入參考電流
300A‧‧‧慣用類比/混合信號實體層積體電路
300B‧‧‧慣用類比/混合信號實體 層積體電路
302‧‧‧帶隙電壓參考
305(1)、305(2)~305(N)‧‧‧電路方塊
306‧‧‧電壓
308(1)‧‧‧電流鏡電路
310(1)‧‧‧輸入參考電流
312(1)‧‧‧重新產生的電流
314(1)‧‧‧輸出電流
322(1)‧‧‧NMOS電晶體；電晶體
324(1)‧‧‧NMOS電晶體；電晶體
326(1)‧‧‧PMOS電晶體
334(1)‧‧‧PMOS電晶體；電晶體
336(1)‧‧‧串接PMOS電晶體；PMOS電晶體
342(1)‧‧‧NMOS電晶體；電晶體；疊接電晶體
344(1)‧‧‧NMOS電晶體；電晶體；疊接電晶體
400‧‧‧類比/混合信號實體積體電路；實體層(PHY)
402‧‧‧帶隙電壓參考
405(1)、405(2)~405(N)‧‧‧電路方塊
406‧‧‧參考電壓；電壓
408(1)‧‧‧電流鏡電路
410(1)‧‧‧輸入參考電流；電流
412(1)‧‧‧電流
414(1)‧‧‧輸出電流；電流
422(1)‧‧‧NMOS電晶體
424(1)‧‧‧輸入電路
424(1)‧‧‧NMOS電晶體
426(1)‧‧‧PMOS電晶體
430(1)‧‧‧NMOS電晶體
432(1)‧‧‧反饋通道
434(1)‧‧‧PMOS電晶體
436(1)‧‧‧串接PMOS電晶體；PMOS電晶體
444(1)‧‧‧輸出電路
Vgs‧‧‧閘極到源極間電壓
Vdd‧‧‧供電電壓；參考電壓
Vds‧‧‧汲極到源極間電壓
Vth‧‧‧臨界電壓
因此藉由參照其中一些例示於所附圖式中的實作，可具有以上簡要總結於其中可詳細理解本發明之以上述特徵的方式、本發明之更具體的描述。然而，應注意所附圖式僅例示本發明之一般實作，因此不應被視為其範疇之限制，因為本發明可承認其他等效的實作。
第一圖係例示配置成實行本發明之一或多個態樣的電腦系統之區塊圖。
第二圖係慣用類比/混合信號實體層(PHY,“Physical layer”)積體電路之區塊圖。
第三A圖係慣用類比/混合信號實體層(PHY)積體電路之電路圖。
第三B圖係另一慣用類比/混合信號實體層(PHY)積體電路之電路圖。
第四圖係根據本發明一具體實施例之一類比/混合信號實體(PHY)積體電路之電路圖。
在以下描述中，闡述眾多具體細節以提供對本發明之更完全的理解。然而，熟習此項技術者應可得知，可在不具有一或多個這些具體細節的情形下實作本發明。在其他的實例中，並未說明眾所周知的特徵以避免模糊本發明。
系統概述
第一圖係例示配置成實行本發明之一或多個態樣的電腦系統100之區塊圖。電腦系統100包括一中央處理單元(CPU,“Central processing unit”)102和一系統記憶體104，其包括一裝置驅動程式103。CPU 102和系統記憶體104透過可包括一記憶體橋105的互連路徑通信。舉例來說，記憶體橋105可能係一北橋晶片，透過匯流排或其他通信路徑106〔例 如：超傳輸鏈結(HyperTransport link)等〕連接到輸入/輸出(I/O,“Input/output”)橋107。舉例來說，I/O橋107可能係一南橋晶片，接收來自一或多個使用者輸入裝置108(例如：鍵盤、滑鼠等)的使用者輸入，並透過路徑106和記憶體橋105將該輸入轉發到CPU 102。
亦如顯示，並行處理子系統112透過匯流排或其他通信路徑113〔例如：快速周邊組件互連(PCI express,“Peripheral component interconnect express”)、加速圖形埠(AGP,“Accelerated graphics port”)及/或超傳輸鏈結等〕耦接於記憶體橋105。在一實作中，並行處理子系統112係將像素傳送到顯示裝置110〔例如：慣用陰極射線管(CRT,“Cathode ray tube”)及/或液晶顯示(LCD,“Liquid crystal display”)型螢幕等〕的圖形子系統。系統磁碟114亦連接到I/O橋107。開關116提供I/O橋107與其他組件(諸如網路配接器118和各種附加卡120及121)之間的連接。其他組件(未明確顯示)，包括通用串列匯流排(USB,“Universal serial bus”)及/或其他埠連接、光碟(CD,“Compact disc”)機、數位影碟(DVD,“Digital video disc”)機、底片錄製裝置等類似物，亦可連接到I/O橋107。互連第一圖中的各種組件的通信路徑，可使用任何適合的協定(諸如PCI、PCI Express(PCIe)、AGP、超傳輸及/或任何其他匯流排或點對點通信協定)實行，以及可使用如本技術中已習知不同協定的不同裝置間的連接實行。裝置係硬體或硬體與軟體之組合。組件亦係硬體或硬體與軟體之組合。
在一實作中，並行處理子系統112併入用於圖形和視訊處理而優化的電路，包括例如視訊輸出電路，並構成圖形處理單元(GPU,“Graphics processing unit”)。在另一實作中，並行處理子系統112併入用於通用處理而優化的電路，同時保留文中更詳細所描述的下層運算架構。在又另一實作中，並行處理子系統112可與一或多個其他系統元件整合，諸如記憶體橋105、CPU 102和I/O橋107，以形成系統單晶片(SoC,“System on chip”)。
應可察知文中所顯示的系統係例示性，且變化例和修飾例皆可能存在。連接布局(topology)可依所需修改，包括橋之數量和設置、CPU 102之數量和並行處理子系統112之數量。舉例來說，在一些實作中，系統 記憶體104直接連接到CPU 102而非經由橋，且其他裝置透過記憶體橋105和CPU 102與系統記憶體104通信。在其他替代性布局中，並行處理子系統112連接到I/O橋107或直接連接到CPU 102，而非連接到記憶體橋105。在又其他實作中，I/O橋107和記憶體橋105可能整合於單一晶片中。大型實作可包括兩個或多個CPU 102和兩個或多個並行處理子系統112。文中所顯示的特定組件係視需要；舉例來說，任何數量之附加卡或周邊裝置皆可能支援。在一些實作中，排除開關116，且網路配接器118和附加卡120、121直接連接到I/O橋107。
類比/混合信號實體層(PHY)電路之概述
第二圖係慣用類比/混合信號實體層積體電路200(PHY 200)之區塊圖。PHY 200包括一帶隙電壓參考，其耦接於電路方塊205，包括一電路方塊205(1)、電路方塊205(2)、……和電路方塊205(N)，其中N1。該帶隙電壓參考包括一運算轉導放大器(OTA,“Operational transconductance amplifier”)204。電路方塊205之每一者皆包括同樣參考號碼之一電流鏡電路208。舉例來說，電路方塊205(1)包括一電流鏡電路208(1)，依此類推。
帶隙電壓參考202係無關溫度的電壓參考電路。在標準類比/混合信號PHY 200中，通常僅一個帶隙電壓參考202在積體電路上，用以產生參考電壓206。僅一個帶隙電壓參考202的限制係由於帶隙電壓參考202在積體電路上占用很大面積的事實。通常，帶隙電壓參考202在面積上較電流鏡電路208大幾百倍。OTA 204係放大器，其差動輸入電壓產生輸入參考電流。OTA 204係電壓控制電流源(VCCS,“Voltage controlled current source”)。
據此，PHY 200配置成將參考電壓206轉換為輸入參考電流，包括輸入參考電流210(1)、輸入參考電流210(2)、……和輸入參考電流210(N)，其中N1。該等輸入參考電流隨後長距離分散。每個輸入參考電流皆對應於同樣參考號碼之電路方塊205。舉例來說，輸入參考電流210(1)對應電路方塊205(1)，依此類推。
這樣的電流分散之目的係避免在積體電路為了目標電路方塊205而配置成將參考電壓206轉換為輸入參考電流210的每個實例中， 皆在PHY 200上具有大型OTA電路。或者，為了實現第一圖中所例示的一對多點分散之類型，積體電路可配置成將參考電壓206轉換為另一形式之電壓，諸如短路電晶體之閘極到源極間電壓Vgs。然而，由於長距離(例如2mm)晶片上變化，這樣的配置在電流鏡208導致顯著的不準確。再者，即使所分散的帶隙電壓長距離分散，且大型OTA用於將帶隙電壓轉換為電流，但該架構仍會因為基極電壓位準(對於大多數情況係接地電位)在遠距離目標可能不同，而受到不準確影響，且這樣的差異導致錯誤解譯的分散參考電壓。
每個電路方塊205皆接收到輸入參考電流之後，每個電路方塊205皆配置成複製輸入參考電流，以為了偏壓方塊組件(例如：緩衝器、放大器、正反器等)而重新產生相同輸入參考電流之多個實例。然而，由於在許多配置中N×m可能超過100，因此從帶隙電壓參考202直接發送N×m個參考電流將會非常困難。
如以上所解釋，電流鏡電路(例如：電流鏡電路208)在PHY使用許多電路方塊(例如：電路方塊205)的類比/混合信號PHY(例如：PHY 200)中非常重要。然而，電源電壓很低時，每個電流鏡電路皆會受到嚴重的缺陷影響，如以下參照第三A圖進一步解釋。
第三A圖係慣用類比/混合信號實體層積體電路(PHY 300A)之電路圖。PHY 300A包括一帶隙電壓參考302，其耦接於一或多個電路方塊，包括電路方塊305(1)。其他電路方塊〔例如：從電路方塊305(2)到電路方塊305(N)〕為了簡化起見而未顯示。該等電路方塊之每一者皆包括同樣參考號碼之電流鏡電路。舉例來說，電路方塊305(1)包括電流鏡電路308(1)，依此類推。PMOS電晶體係p型金氧半導體場效電晶體(p-type metal-oxide-semiconductor field-effect transistor)，且NMOS電晶體係n型(n-type)金氧半導體場效電晶體。
在第三A圖之這個範例中，帶隙電壓參考302饋送到包括一PMOS電晶體326(1)的OTA。PMOS電晶體326(1)具有與NMOS電晶體322(1)之汲極和NMOS電晶體324(1)之閘極共用節點的汲極。NMOS電晶體324(1)之汲極與PMOS電晶體334(1)之閘極和汲極以及一或多個串接 (cascaded)PMOS電晶體336(1)之閘極共用節點。PMOS電晶體334(1)的源極與PMOS電晶體336(1)之每個源極在配置成操作於供電電壓Vdd的電源共用節點。其他串接PMOS電晶體336(1)之每個汲極皆耦接於電路方塊305(1)之組件。NMOS電晶體324(1)之閘極與NMOS電晶體322(1)之閘極共用節點。NMOS電晶體324(1)之源極與NMOS電晶體322(1)之源極共用接地。
互補金氧半導體(CMOS,“Complementary metal-oxide-semiconductor”)技術可能需要供電電壓Vdd降低到低電壓。在第三A圖中，低電壓例示為0.85V(伏特)。在另一範例中，低電壓可包括低於約2V的電壓，或者對於特定電路被視為低電壓的另一電壓值。再次參照第三A圖，組件(例如第三A圖中的一個組件)之臨界電壓舉例來說可能仍在400mV(毫伏)到500mV之範圍內。臨界電壓係反轉層形成於電晶體之絕緣層(例如：氧化層)與基板(例如：本體)之間介面的閘極電壓。反轉層之形成允許電子流通過閘極到源極接合處。
輸入參考電流310(1)通常藉由使用閘極和汲極短路的二極體所連接電晶體322(1)進行複製。藉由使用這種配置，由於NMOS電晶體322(1)之汲極到源極間Vds在複製之後總是較低，因此重新產生的電流312(1)總是小於輸入參考電流310(1)。舉例來說，NMOS電晶體322(1)和NMOS電晶體324(1)之每個閘極到源極間電壓皆係0.6V，但NMOS電晶體322(1)之汲極到源極間電壓Vds係0.6V，相對於NMOS電晶體324(1)之汲極到源極間電壓Vds係0.2V。這個電壓差可能導致舉例來說電流之5至10%降低，其中發生嚴重的通道長度調變。通道長度調變係在近來次微米CMOS技術中使用短閘極通道長度時較明顯的效應，會造成電晶體之輸出阻抗大幅下降。給予電晶體足夠的汲極到源極間電壓時，可預期其將表現得如同恆定電流源。然而，隨著通道長度調變，這樣的足夠汲極電壓無法確保恆定電流。舉例來說，臨界電壓Vth=0.5V、閘極到源極間電壓Vgs=0.6V、汲極到源極間電壓Vds=0.25V相對於0.6V，可能導致超過10%電流不匹配。又，如第三A圖中所顯示，在電路方塊305(1)之每個組件(例如：放大器、取樣器、多工器、混合器、電壓控制振盪器、輸入/輸出裝置等)中，輸出電流314(1) 由二極體所連接NMOS接收，在輸出PMOS導致0.6V相對於0.25V之相同的Vds不匹配。因此，輸出電流314(1)用於每個組件中時，輸出電流314(1)可低至輸入參考電流310(1)之-20%。如以下參照第三B圖所解釋，慣用解決方法係使用串接電流鏡。
第三B圖係另一慣用類比/混合信號實體層積體電路(PHY 300B)之電路圖。第三B圖類似於第三A圖，但增加了NMOS電晶體342(1)和NMOS電晶體344(1)。NMOS電晶體〔342(1)、322(1)、344(1)和324(1)〕設置於疊接電流鏡中，其可減輕所複製輸入參考電流之降低。字詞「疊接(cascode)」係詞組「串接到陰極(cascade to cathode)」之縮寫。疊接電流鏡係堆疊兩對電晶體並使用該等電晶體對其中之一來控制電流源之汲極電壓的慣用技術。舉例來說，在第三B圖中，電晶體342(1)插入電晶體322(1)之閘極與汲極之間，且另一電晶體344(1)插入電晶體324(1)之汲極與電晶體334(1)之汲極之間。該等兩個所插入的疊接電晶體〔342(1)和344(1)〕具有控制322(1)和324(1)之汲極電壓的共用閘極電壓。然而，很難以很高的汲極到源極間電壓操作疊接組件。舉例來說，上方有疊接裝置的電晶體324(1)在汲極係0.25V，且這個0.25V需要共用於324(1)與上方的串接裝置之間。在這樣的配置中，電晶體322(1)和電晶體324(1)之汲極到源極間電壓皆下推至線性區域(例如：「三極體模式(triode mode)」或「歐姆模式(ohmic mode)」)。(相較於第三A圖。)線性區域係閘極到源極間電壓高於臨界電壓且汲極到源極間電壓低於閘極到源極間電壓與臨界電壓之間差異的操作模式。在該線性區域中，電晶體用作電阻，且電流隨著汲極電壓顯著變化，由此使得電晶體不適合用作電流源。或者可能使用運算放大器(未顯示)準確匹配兩個電流源之汲極到源極間電壓Vds。然而，由於運算放大器會占用很大的面積，尤其具有穩定平衡反饋的補償電容，因此對每個電流鏡皆使用運算放大器會非常昂貴。
據此，以下提供操作於低電壓並準確反映積體電路之參考電流的一種電路，且不會過於昂貴。
低電壓高準確度電流鏡電路
第四圖係根據本發明一具體實施例之一種類比/混合信號實 體積體電路(PHY 400)之電路圖。PHY 400包括一帶隙電壓參考402，其耦接於一或多個電路方塊，包括電路方塊405(1)。其他電路方塊〔例如：從電路方塊405(2)到電路方塊405(N)〕為了簡化起見而未顯示。該等電路方塊之每一者皆包括相同參考號碼之電流鏡電路。舉例來說，電路方塊405(1)包括電流鏡電路408(1)，依此類推。
在第四圖之這個範例中，電流鏡電路408(1)包括一輸入電路424(1)，其耦接於輸出電路444(1)。輸入電路424(1)包括一NMOS電晶體422(1)、一NMOS電晶體424(1)和一NMOS電晶體430(1)。帶隙電壓參考402耦接於PMOS電晶體426(1)。PMOS電晶體426(1)具有耦接於NMOS電晶體422(1)之汲極的汲極〔例如：輸入參考電流410(1)〕，並具有NMOS電晶體424(1)之閘極。
輸出電路444(1)包括一PMOS電晶體434(1)和串接PMOS電晶體436(1)。NMOS電晶體424(1)之汲極耦接於PMOS電晶體434(1)之閘極和汲極，並具有串接PMOS電晶體436(1)之閘極。PMOS電晶體434(1)之源極和串接PMOS電晶體436(1)之每個源極在配置成操作於供電電壓Vdd的電源耦接。串接PMOS電晶體436(1)其中之一的汲極耦接於輸入電路424(1)之NMOS電晶體430(1)之汲極。另一串接PMOS電晶體436(1)之每個汲極皆耦接於電路方塊405(1)之組件。NMOS電晶體430(1)之閘極耦接於具有NMOS電晶體422(1)之閘極的節點。NMOS電晶體430(1)之源極、NMOS電晶體424(1)之源極和NMOS電晶體422(1)之源極耦接於接地。
在第四圖之PHY 400中，電晶體標記為NMOS或PMOS任一者。然而，該方法不限於此。在替代性範例中，具有熟習此項技術者已知的適當電路連接，標記為NMOS的電晶體可反而係PMOS電晶體，且標記為PMOS的電晶體可反而係NMOS電晶體。
電流鏡電路408(1)之目的係使得輸出電流414(1)與輸入參考電流410(1)匹配(例如：大體上相等)。據此，電流鏡電路408(1)配置成藉由加入包括NMOS電晶體430(1)的另一電流鏡，將輸出電流414(1)與輸入參考電流410(1)相較。藉由耦接NMOS電晶體430(1)與NMOS電晶體422(1)閘極，NMOS電晶體430(1)配置成提供反饋通道432(1)給輸入NMOS電晶體422(1)。
反饋通道432(1)自然讓輸入電路424(1)能操作為在NMOS電晶體424(1)之閘極僅有一個高阻抗節點的高增益跨阻抗放大器〔例如：電流410(1)入、Vgate(閘極)出〕。這樣的反饋通道432(1)之配置讓電流鏡電路408(1)能很容易將輸入參考電流410(1)與輸出電流414(1)穩定平衡。舉例來說，具有反饋通道432(1)，則電流鏡電路408(1)配置成將輸入參考電流410(1)與具有高準確度並在低電壓(例如參考電壓406=Vdd=0.85V)的輸出電流414(1)匹配(例如：大體上使其相等)。具有反饋通道432(1)，則來自PMOS電晶體434(1)之汲極的電流412(1)是否相當於輸入參考電流410(1)就無關緊要。同樣地，具有反饋通道432(1)，則是否有來自串接PMOS電晶體436(1)之閘極的漏電流就無關緊要。
在PHY 400之一個範例模擬中，電流鏡電路408(1)可接收100μA(微安培)之輸入參考電流410(1)，並隨後進行複製以產生100μA之輸出電流414(1)。相對而言，在大體上相同的情況下，標準疊接組件(未顯示)可接收100μA之輸入參考電流，並隨後例如由於前述將電晶體推入線性區域的低汲極電壓，而產生85μA之不匹配輸出電流。假設在電晶體之中沒有系統性偏差，雖然這種不匹配係確定性，但電流鏡電路408(1)之準確度大體上僅依隨機裝置不匹配(例如：由於製造缺陷及/或容差限制的不匹配)而定。
優點在於，參照第四圖所描述的解決方法對於以上參照第二圖和第三圖所討論的問題係低成本的解決方法。舉例來說，第四圖之配置讓電流鏡電路能很容易穩定平衡(例如：很容易將輸入電流與輸出電流匹配而不引起振盪行為)，並且以低成本做到(例如：沒有占用大量空間的大型組件，諸如額外的運算放大器)。
以上已參照具體實作描述本發明。然而，熟習此項技術者應理解可在不悖離如附申請專利範圍中所闡述的本發明之更廣泛的精神與範疇情形下，對其做出各種修飾和改變。據此，前述說明和圖式係視為例示性而非限制性意義。
400‧‧‧類比/混合信號實體層積體電路；實體層(PHY)
402‧‧‧帶隙電壓參考
405(1)‧‧‧電路方塊
406‧‧‧參考電壓；電壓
408(1)‧‧‧電流鏡電路
410(1)‧‧‧輸入參考電流；電流
412(1)‧‧‧電流
414(1)‧‧‧輸出電流；電流
422(1)‧‧‧NMOS電晶體
424(1)‧‧‧輸入電路
424(1)‧‧‧NMOS電晶體
426(1)‧‧‧PMOS電晶體
430(1)‧‧‧NMOS電晶體
432(1)‧‧‧反饋通道
434(1)‧‧‧PMOS電晶體
436(1)‧‧‧串接PMOS電晶體；PMOS電晶體
444(1)‧‧‧輸出電路

Claims (9)

  1. 一種電流鏡電路，包括：一包含有一第一電晶體的輸入電路，其配置成接收一輸入參考電流，以及一第二電晶體，其配置成接收一輸出電流，其中該第二電晶體的閘極係連接於該第一電晶體的一汲極及一第三電晶體，其中該第三電晶體的一汲極係連接於該第三電晶體的一閘極，以及其中該第三電晶體的該閘極係連接於該第一電晶體的一閘極以形成從該第三電晶體至該第一電晶體的一反饋通道，其中該反饋通道係用於將該輸入參考電流與該輸出電流相較並實質上匹配；以及一輸出電路，其耦接於該輸入電路並設置成產生該輸出電流，其中該輸出電路包含二或多個串接的電晶體，其中一第一串接的電晶體的一汲極被耦接至包含在該輸入電路內該第三電晶體的一汲極，以及其中一第二串接的電晶體中之一汲極係耦接於電路方塊之獨立於該輸入電路的組件並設置於傳送輸出電流至該組件。
  2. 如申請專利範圍第1項之電流鏡電路，其中該輸入參考電流在該第一電晶體之該汲極接收。
  3. 如申請專利範圍第2項之電流鏡電路，其中該第一電晶體、該第二電晶體和該第三電晶體之每一者皆包括一n型金氧半導體(NMOS)電晶體。
  4. 如申請專利範圍第2項之電流鏡電路，其中該第一電晶體之一源極、該第二電晶體之一源極和該第三電晶體之一源極皆耦接於一接地。
  5. 如申請專利範圍第2項之電流鏡電路，其中該輸出電路包含一第四電晶體，其具有一閘極和一汲極，其皆耦接於被包含在該輸入電路內該第二電晶體之一汲極。
  6. 如申請專利範圍第2項之電流鏡電路，其中該反饋通道配置該輸入電路在該第三電晶體之該閘極具有僅一個高阻抗節點。
  7. 如申請專利範圍第1項之電流鏡電路，其中該反饋通道配置該輸入電路將該輸入參考電流與該輸出電流匹配。
  8. 一種積體電路，包括：一帶隙電壓參考；以及 至少一個電路方塊，其耦接於該帶隙電壓參考，其中每個電路方塊皆包含一或多個電路方塊組件和一電流鏡電路，該電流鏡電路耦接於該等一或多個電路方塊組件，其中每個電流鏡電路皆包含：一包含有一第一電晶體的輸入電路，其配置成接收一輸入參考電流，以及一第二電晶體，其配置成接收一輸出電流，其中該第二電晶體的閘極係連接於該第一電晶體的一汲極及一第三電晶體，其中該第三電晶體的一汲極係連接於該第三電晶體的一閘極，以及其中該第三電晶體的該閘極係連接於該第一電晶體的一閘極以形成從該第三電晶體至該第一電晶體的一反饋通道，其中該反饋通道係用於將該輸入參考電流與該輸出電流相較並實質上匹配；以及一耦接於該輸入電路的輸出電路，其被設置於產生該輸出電流，且其中該輸出電路包含二或多個串接的電晶體，其中一第一串接的電晶體的一汲極被耦接至包含在該輸入電路內的該第三電晶體的一汲極，以及其中一第二串接的電晶體中之一汲極係耦接於獨立於該輸入電路的電路方塊組件並設置於傳送輸出電流至該組件。
  9. 一種運算裝置，包括：至少一個積體電路，其包含一帶隙電壓參考；以及至少一個電路方塊，其耦接於該帶隙電壓參考，其中每個電路方塊皆包含一或多個電路方塊組件和一電流鏡電路，該電流鏡電路耦接於該等一個或多個電路方塊組件，其中每個電流鏡電路皆包含：一包含有一第一電晶體的輸入電路，其配置成接收一輸入參考電流，以及一第二電晶體，其配置成接收一輸出電流，其中該第二電晶體的閘極係連接於該第一電晶體的一汲極及一第三電晶體，其中該第三電晶體的一汲極係連接於該第三電晶體的一閘極，以及其中該第三電晶體的該閘極係連接於該第一電晶體的一閘極以形成從該第三電晶體至該第一電晶體的一反饋通道，其中該反饋通道係用於將該輸入參考電流與該輸出電流相較並實質上匹配；以及一耦接於該輸入電路的輸出電路，其被設置於產生該輸出電流，且 其中該輸出電路包含二或多個串接的電晶體，其中一第一串接的電晶體的一汲極被耦接至包含在該輸入電路內的該第三電晶體的一汲極，以及其中一第二串接的電晶體中之一汲極係耦接於獨立於該輸入電路的電路方塊組件並設置於傳送輸出電流至該組件。
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