KR100314893B1 - Cmos-btl 호환가능버스 및 전송선 드라이버 - Google Patents

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클라크 3세 존 엠.
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Abstract

데이터 시스템으로부터 전송선(31)으로 2진 신호를 제공하기 위한 드라이버가 개시된다. 이 드라이버는 출력노드(VOUT)와 그라운드 사이에 연결되어 출력노드로부터 그라운드 전류를 도전하는 제1전계효과 트랜지스터(FET)(M1)을 포함한다. 이 출력노드는 전송선(31)에 접속 가능하다. 제1입력단(M2, M5, 38)은 제1전압공급부(VDD)로부터 제1 FET의 게이트로 전류를 도전한다. 이 제1입력단은 기준 전압(VR)을 출력노드(VOUT)의 전위에 비교하며 그 비교에 응하여 제 1FET(M1)의 게이트로 전도되는 전류(ISDM5)의 양을 제어하는 전압 감지(38) 증폭기를 포함한다. 제2입력단(M3, M4)은 제1FET(M1)의 게이트로부터 그라운드로 전류를 전도한다. 대안적인 실시예에서, 드라이버는 제1 및 제2 입력단에 연결되어 제1FET(M1)의 게이트로 전도된 전류의 레벨과 제1FET의 게이트로부터 전도된 전류의 레벨을 조정하여 온도 변화를 보상하는 온도 보상 회로(40)를 포함한다.

Description

CMOS BTL 호환가능 버스 및 전송선 드라이버
관련출원
본 출원은 모두 동일자로 출원되고 본 출원과 함께 캘리포니아주 산타클라라 소재의 National Semiconductor Corporation에 양도된 다음의 공동 계속중인 출원에 관련되어 있다: James Kuo에 의한 "양의 온도계수를 갖는 프로그램가능 CMOS 전류원" 제하의 미국특허출원 제08/073,939호; James Kuo에 의한 "프로그램가능 CMOS 버스 및 전송선 드라이버" 제하의 미국특허출원 제08/073,679호; James Kuo에 의한 "보상된 에지율 제어를 갖는 CMOS버스 및 전송선 드라이버"제하의 미국 특허 출원 제08/073,304호; James Kuo에 의한 "프로그램가능 CMOS 버스 및 전송선 수신기" 제하의 미국특허출원 제08/073,927호. 상기 참조 출원은 본 발명에 관한 배경정보를 제공하기 위해 참조로 여기에 포함된다.
발명의 배경
1.발명의 분야
본 발명은 선 인터페이스 장치에 관한 것으로, 특히, CMOS 디지탈 회로를 전송선에 인터페이스하기 위해 사용되는 백플레인 트랜시버 로직(BTL)에 대한 표준을 충족하는 CMOS 드라이버에 관한 것이다.
2.관련 기술의 설명
디지탈 시스템은 전형적으로 여러 개의 초대규모(VLSI) 회로를 포함하는데이들은 서로 협동 및 통신하여 소망의 작업을 수행한다. 제1도는 전형적인 디지탈 시스템을 도시한다. VLSI 회로는 "도터(daughter) 보드"라고 하는 여러 개의 회로 보드상에 장착된다. 각 도터 보드는 여러 개의 VLSI 회로를 수용할 수도 있다. 도터 보드는 "마더 보드"에 의해 수용되고 이 마더보드는 각각의 도터 보드 사이의 통신을 행하기 위한 회로를 갖는다.
각각의 VLSI 회로는 전송매체에 의한 2진 통신을 위해 상호접속된다. 전송매체는 일반적으로 집합되어 버스를 형성한다. 디지탈 시스템에 사용되는 버스의 수, 크기 및 형태는 범용 어플리케이션을 위해 혹은 더 특정적인 산업표준 데이터 통신 구성에 따라 설계될 수도 있다. 그러한 산업표준의 한가지는 소위 IEEE 896.1 퓨쳐버스+(Futurebus+) 표준이다. 이 퓨쳐버스+ 표준은 내부 컴퓨터 버스 아키텍쳐를 구현하기 위한 프로토콜을 제공한다.
제1도는 퓨쳐버스+ 시스템에 이용가능한 여러개의 상이한 버스 레벨의 계층을 도시한다. "컴포넌트 레벨 버스"는 단일 도터 보드상에 위치한 여러개의 VLSI 회로를 상호접속하기 위해 사용되고, "백플레인 버스"는 하나의 도터 보드의 VLSI 회로를 다른 도터 보드의 VLSI 회로로 상호접속하기 위해 사용된다. 따라서 컴포넌트 레벨 버스는 각 도터 보드상에 구성되고, 백플레인 버스는 마더 보드상에 구성된다.
컴포넌트 및 백플레인 버스를 형성하는 전송 매체는 전형적으로 도터 및 마더 보드의 인쇄 회로 보드(PCB) 기판상에 형성되는 트레이스이다. 마이크로스트립 트레이스 및 스트립선 트레이스가 50Ω- 70Ω 크기의 특성 임피던스를 갖는 전송선을 형성하기 위해 채용될 수 있다. 그런 전송선은 항상 그들의 양단이 그들의 특성 임피던스로 종단된다. 이들 병렬 저항 종단때문에, 전송선의 실효저항이 25Ω- 35Ω과 같이 낮을 수도 있다.
데이터 트랜시버(transceiver: TRANSmitter/reCEVIER)가 VLSI 회로를 전송매체에 인터페이스하기 위해 사용된다. 제2도는 퓨쳐버스+ 시스템의 백플레인 버스와 VLSI 회로의 데이터버스 사이에 데이터 트랜시버를 배치하여 VLSI 회로와 디지탈 시스템의 나머지 부분간의 통신을 행하는 것을 도시한다.
데이터 트랜시버는 정보를 전송매체에 전송할 수 있고 전송매체로부터 정보를 수신할 수 있는 판독/기록 단말이다. 트랜시버는 전형적으로 선 드라이버단(혹은 간단히 "드라이버")과 수신기단(혹은 간단히 "수신기")을 포함한다. 전송선 드라이버와 수신기의 공동목적은 전기적으로 장거리상에서 다양한 환경을 통해 데이터를 신속하고 신뢰성있게 전송하는 것이다. 이 일은 외부적으로 유기되는 잡음과 그라운드 시프트가 데이터를 심각하게 열화시킬 수 있다는 사실에 의해 복잡하게 된다.
드라이버는 VLSI 회로로부터의 디지탈 신호출력을 증폭하므로 신호는 전송매체상에서 적절하게 전송될 수 있다. 수신기는 전형적으로 차동증폭기이며 이들은 전송매체로부터 신호를 수신하고 매체로부터 수신된 디지탈 정보를 나타내는 출력을 VLSI 회로에 제공한다.
종래의 드라이버는 항상 레벨 시프팅 능력을 포함하여 상이한 집적회로 기술에 호환성을 제공한다. 특히, 드라이버가 전송매체를 가로질러 신호를 전송하기전에, 드라이버는 VLSI 회로, 예를 들어, CMOS, TTL, ECL 등에 의해 이용되는 명목전압 변동(혹은 "다이나믹 신호 범위")을 전송매체에 의해 이용되는 상이한 전압 변동으로 변화시킨다. 따라서, 드라이버는 디지탈 신호를 증폭할 뿐만 아니라, 신호의 명목전압변동을 변화시킨다.
상이한 명목전압 변동은 보통 전송매체를 통해 데이터를 전송할 때 전력을 절약하기 위해 사용된다. 특히, 드라이버에 의해 내부적으로 소비되는 전력은 전송선에 인가될 때의 2진 신호의 명목전압 변동에 비례한다. 그러므로, 전력소비는 드라이버가 전송선을 통해 상대적으로 작은 전압 변동을 갖는 신호를 전송하는 경우 저감된다.
신호가 BTL(백플레인 트랜시버 로직) 신호 레벨로 전송선에 전송되는 것은 일반화되었다.
신호레벨 표준은 BTL이 주로 마더보드의 백플레인 버스에 사용되었기 때문에 "백플레인"으로 표시된다. BTL의 명목 전압 변동이 1.0볼트(논리 로우) 내지 2.1볼트(논리 하이)이기 때문에, 전력소비는 신호가 CMOS(0볼트 내지 3.3볼트, 혹은 0볼트 내지 5.0볼트) 혹은 TTL(0볼트 내지 3.5볼트) 신호레벨에서 전송선에 전송된 경우 있을 수 있는 것보다 작다.
신호는 또한 소위 "GTL" 신호레벨(Gunning에게 허여된 미국특허 제5,023,488호 참조)에서 전송선상에 전송되었다. GTL의 명목전압변동은 대략 0.3볼트(논리 로우) 내지 1.2볼트(논리 하이)이다.
제3도는 종래의 BTL 드라이버(20)를 도시한다. 이 드라이버는 (20)는 입력VIN에서 CMOS 레벨신호를 수신하고 출력 Vout에서 BTL 레벨신호를 출력한다. 드라이버(20)는 바이폴라 트랜지스터및로 구현된다. 바이폴라 기술은 이의 독특한 고전류 이들 특징 때문에 선 혹은 버스 드라이버와 같은 I/O 장치를 구현하기에 좋다. 고전류이득은 드라이버(20)이 무부하 상태 및 부하 상태 모두에서 전송선을 구동할 수 있어야 하기 때문에, 퓨처 버스 백플레인과 같은 버스 시스템에서 중요하다.
무부하 전송선을 구동하기 위해 드라이버(20)에 의해 발생되어야 할 전류 IDU를 결정하기 위해, 무부하 전송선의 임피던스(Zu)가 고려되어야 한다. 상술한 바와 같이, 버스의 양단은 전형적으로 특성 임피던스 Zo(전형적으로 50Ω)로 종단된다. 따라서, 병렬 버스 종단 때문에, 무부하 백플레인 버스의 임퍼던스 Zu는 개략 다음과 같다:
드라이버(20)가 무부하 백플레인 버스에 데이터를 전송하기 위해서, 드라이버(20)는 개략 다음과 같은 전류 IDU를 전송할 수 있어야 한다:
단,
VT- BTL "하이" = 2.1볼트 ; 및
VOL= BTL "로우" = 1.0볼트.
부하 전송선을 구동하기 위해 드라이버(20)에 의해 발생되어야 할 전류 IDL을 결정하기 위해, 부하 전송선의 임피던스(ZL)가 고려되어야 한다. 백플레인 버스가 빈번한 간격으로 플러그 인 도터 보드의 용량으로 균일하게 부하될 때, 부하 백플레인 버스의 임피던스 ZL는 다음과 같다:
단,
및,
CL= 단위길이당 분포부하용량(트랜시버, PC 트레이스 및 커넥터를 포함)
피트당 10개의 슬롯을 갖는 IEEE 896과 같은 시스템에 대해, CL은 다음과 같이 근사화 된다:
및, ZL은 다음과 같이 근사화된다:
부하 백플레인 버스를 구동하기 위해 필요한 구동 전류는 다음과 같이 근사화된다:
그러므로, BTL 드라이버(20)는 무부하 백플레인 버스를 구동하기 위해 대략 40㎃를 그리고 부하 백플레인 버스를 구동하기 위해 대략 65mA를 발생해야 한다. 고전류 이득에 기인하여, 바이폴라 NPN 트랜지스터는 BTL드라이버(20)의 구동원으로 특히 적합하다.
비록 BTL 드라이버(20)가 백플레인 버스를 구동하기 위해 필요한 전류를 발생할 수 있지만, 이것은 바이폴라 구성에 기인하여 많은 문제점이 있다.
첫째, 트랜지스터의 대콜렉터 용량 때문에, 차단 쇼트키 다이오우드 Dl이 드라이버(20) 출력 용량을 2.0pF 미만으로 저감시키기 위해 필요하다.
둘째, 드라이버(20) 출력 VOUT은 매우 빠른 상승 및 하강 에지를 갖는다. 제어가 없으면, 빠른 상승 및 하강 에지는 그라운드 바운싱, 출력 오버/언더 슈트, 및 버스 도체간의 누화를 야기할 수 있다. 이들 역효과는 수신기의 잡음여유도를 상당히 감소시킬 수 있다. 빠른 상승 및 하강에지에 의해 야기될 수 있는 역효과를 제어하기 위해, 퓨쳐버스+는 최소 상승시간 tr및 하강시간 tf를 전압변동레벨의 20% 내지 80%사이에서 측정된 1 나노초로 특정한다.
tr과 tf에 관한 퓨쳐버스+ 사양을 충족시키기 위해, BTL 드라이버(20)는 트랜지스터의 콜렉터와 트랜지스터의 베이스 사이에 밀러 캐패시터 CM을 사용하여 tf를 증가시킨다.
특히, tf는 다음과 같이 주어진다:
단는 트랜지스터의 베이스 전류이다. 동양으로, BTL 드라이버(20)는 트랜지스터의 콜렉터-베이스 접합에서 용량 C0b를 사용하여 tr을 제어한다. 특히, tr은 다음과 같이 주어진다:
단은 트랜지스터의 베이스 전류이다. 그러나 이 방법으로 tf와 tr을 제어하는 것과 관련된 문제는및둘다 공급전압 및 온도종속이라는 것이다. 온도가 낮아지고 공급전압이 증가할 때,및모두 증가하여 tr과 tf에서의 감소를 초래한다. 따라서, BTL 드라이버(20)의 tr과 tf는 온도 및 공급전압 변화시 제어하기 어렵다. 제어되지 않는다면, tr과 tf는 퓨쳐버스+ 사양 아래로 떨어질 수 있다.
바이폴라 BTL 드라이버(20)의 또다른 문제점은 턴온과 턴오프 지연사이의 스큐(skew)이다. 온도가 증가하고 공급전압이 증가할 때, 트랜지스터의 베이스 턴온 전류및 전류 이득에서의 증가는 트랜지스터의 베이스 오버 구동은 상당히 증가시킨다. 100℃ 온도의 증가는 트랜지스터의 턴온 전류및 전류이득을 100%로 증가시킬 수 있다. 트랜지스터의 베이스 오버 구동에서의 그러한 증가는 tr를 야기하고, 따라서 턴온시간은 더욱 짧아진다.
그러나, 온도 및 공급전압증가에 기인한 트랜지스터의 베이스턴온 전류에서의 증가는 더욱 많은 축척전하가 트랜지스터의 콜렉터와 베이스 영역에 축적하도록 한다. 축척전하의 축적은 트랜지스터의 베이스 턴오프 전류가 감소되도록 하며,의 감소는 트랜지스터의 tf와 턴오프 시간이 더욱 길어지게 한다. 따라서, 턴온과 턴오프 시간간의 스큐는 온도와 공급전압이 증가함에 따라 더욱 악화되는 경향이 있다.
바이폴라 구현으로 인한 BTL 드라이버(20)의 기타 문제점은 고전력 소비 및 더낮은 게이트 밀도 및 더높은 비용에 기인한 대규모집적의 비효율성이다. 이들 문제점은 또한 BiCMOS 구현에도 존재한다.
따라서, 상술한 종래의 바이폴라 BTL 드라이버의 문제점을 극복하는 BTL 드라이버에 대한 욕구가 있다.
발명의 개요
본 발명은 데이터 시스템으로부터의 2진 신호를 전송선으로 제공하기 위한 드라이버를 제공한다. 이 드라이버는 출력노드와 그라운드 사이에 연결되어 출력노드로부터 그라운드로 전류를 전도하는 제1 전계효과 트랜지스터(FET)를 포함한다. 출력노드는 전송선에 접속가능하다. 제1 입력단은 제1 전압 공급부로부터의 전류를 제1 FET의 게이트로 전도한다. 제1 입력단은 전압감지증폭기를 포함하여 기준전압을 출력노드의 전위와 비교하고 그 비교에 응하여 제1 FET의 게이트로 전도되는 전류의 양을 제어한다. 제2 입력단은 제1 FET의 게이트로부터의 전류를 그라운드로 전도한다.
대안적인 실시예에서, 드라이버는 제1 및 제2 입력단에 결합되어 제1 FET의 게이트로 전도되는 전류의 레벨과 제1 FET의 게이트로부터 전도되는 전류의 레벨을 조정하여 온도변화를 보상하는 제1 온도 보상회로를 포함한다.
본 발명의 원리가 이용되는 예시적인 실시예를 설정한 본 발명의 후술하는 상세한 설명과 첨부도면을 참조하면 본 발명의 특징과 이점을 보다 명료하게 이해할 수 있다.
도면의 간단한 설명
제1도는 퓨쳐버스+ 시스템에서의 버스레벨의 계층에 대한 회화적인 예.
제2도는 퓨쳐버스+ 시스템의 백플레인 버스와 퓨쳐버스+ 시스템에서의 프로세서의 데이터 버스 사이에 데이터 트랜시버의 배치를 도시하는 블럭도.
제3도는 종래의 바이폴라 트랜지스터 BTL 전송선 드라이버를 도시하는 개략도.
제4도는 본 발명에 따른 CMOS BTL 전송선 드라이버를 도시하는 개략도.
제5도는 제4도에 나타낸 CMOS BTL 전송선 드라이버에 사용될 수도 있는 전압 감지증폭기를 도시하는 개략도.
제6도는 제4도에 나타낸 CMOS BTL 전송선 드라이버에 사용될 수도 있는 프로그램가능 CMOS 온도 보상회로를 도시하는 개략도.
제7A도는 제6도에 나타낸 온도보상회로를 프로그래밍하는데 이용될 수도 있는 제어 논리회로를 도시하는 개략도.
제7B도는 제7A도에 나타낸 제어논리회로에 대한 진리표.
제8도는 제4도에 나타낸 CMOS BTL 전송선 드라이버를 도시하는 상세 개략도.
제9도는 제8도에 나타낸 CMOS BTL 전송선 드라이버에 사용될 수도 있는 CMOS 온도보상회로를 도시하는 개략도.
바람직한 실시예에 대한 상세한 설명
제4도는 본 발명에 따른 CMOS BTL 드라이버(30)를 나타낸다. 이 드라이버(30)는 VLSI 회로와 같은 데이터 시스템에 의해 발생된 데이터 신호를 전송매체에 전달하는데 사용된다. 드라이버(30)는 레벨 시프팅 능력(shifting capability)을 포함하고 전송매체에 공급된 데이터 신호는 전송 다이내믹 신호 범위내에서 작동한다. 여기서 설명하는 본 발명의 실시예에서, 전송매체에 의해 이용되는 전송 다이내믹 신호범위는 백플레인 트랜시버 논리(Backplane Transceiver Logic: BTL) 표준이다.
드라이버(30)는 n채널 및 p 채널 전계효과 트랜지스터(FETs)에 의해 구현된다. 즉, 이것은 CMOS 장치이고 어떠한 바이폴라 트랜지스터를 사용하지 않는다. CMOS구현은 상술한 바이폴라 드라이버(20)의 대규모 집적과 관련된 문제점, 즉, 저게이트밀도 및 고비용을 극복한다.
드라이버(30)는 입력 VIN에서 데이터 시스템으로부터의 CMOS 레벨 2진 신호, 즉, 대략 O볼트(논리 로우) 내지 3.3볼트(논리 하이)의 전압 변동을 갖는 디지탈 신호를 수신하도록 된다. BTL 레벨 2진 신호, 즉, 대략 1.0볼트(논리로우)내지 2.1 볼트(논리 하이)의 전압변동을 갖는 디지탈 신호가 출력 VOUT에서 전송선(31)에 제공된다. 전송선(31)의 양단은 전송선(31) 특성 임피던스 RT를 통해 전압 레벨 VT로 종단된다. 여기서 설명하는 실시예에서 VT는 BTL논리 하이 레벨의 전압인 2.1볼트이다.
드라이버(30)는 일반적으로 출력단(32), 제1 입력단(34), 제2 입력단(36)을 포함한다. 드라이버(30)는 VIN에서 데이터 시스템에 의해 발생된 데이터 신호를 수신하고 이들 데이터 신호의 보수를 제1 및 제2 입력단(34, 36)에 공급한다. 제1 및 제2 입력단(34, 36)은 출력단(32)이 출력 노드 VOUT에서 BTL로우 혹은 BTL하이 신호를 발생하게 한다. 그런 다음 VOUT은 전송매체를 통해 전송된다.
출력단(32)의 기능 중 하나는 전송매체와 인터페이스하고 데이터 신호를 전송매체로 공급하는 것이다. 출력단(32)은 전송매체로의 접속을 위한 출력노드 VOUT를 갖는다.
제1입력단(34)은 VIN에서 수신된 데이터 시스템에 의해 발생된 데이터신호에 반응한다. 제1입력단(34)의 기능은 로우 BTL 신호, 즉, 대략 1.1볼트가 출력노드 VOUT에서 발생되도록 하는 것이다. 제1입력단(34)은 제1공급전압 VT가 출력단(32)내에서 분할되도록 하여 BTL 논리 로우와 실질적으로 동일한 전압이 출력노드 VOUT에 나타나도록 함으로써 이 기능을 실현한다. 전압감지 증폭기(38)가 VOUT가 BTL 논리 로우와 대략 동일할 때를 감지하기 위해 사용된다.
제2입력단(36)은 또한 VIN에서 수신하는 데이터 시스템에서 발생된 데이터신호에 반응한 이다. 제2입력단(36)의 기능은 하이 BTL신호, 즉, 대략 2.1볼트가 출력노드 VOUT에서 발생되도록 하는 것이다. 제2입력단(36)은 제1 공급전압 VT를 출력노드 VOUT에 인가하여 BTL 논리 하이레벨, 즉 VT와 실질적으로 동일한 전압이 출력노드 VOUT에 나타나게 함으로써 이 기능을 실현한다.
CMOS 인버터(39)가 VIN과 제1 및 제2 입력단(34, 36) 사이에 바람직하게 삽입된다. 따라서, 여기서 제1 및 제2 입력단(34, 36)이 데이터 시스템에 의해 발생된 데이터 신호에 반응한다고 할 때, 입력단(34, 36)은 데이터 시스템에 의해 발생된데이터신호, 혹은 그의 보수에 반응한다.
출력단(32)의 특정 구성에서, 드레인 개방 n 채널 트랜지스터(M1)는 드레인이 출력노드 VOUT에 접속되고 소오스가 그라운드에 접속된다. 트랜지스터(M1)의 게이트는 제1 입력단(34)의 출력(VOS1)과 제2 입력단(36)의 출력(VOS2)에 접속된다. 트랜지스터(M1)는 바람직하게 채널폭 =1200㎛와 채널길이 = 1㎛를 갖는다. 그러나, 이것은 단지 바람직한 채널크기이고 이것은 특정 어플리케이션의 필요를 충족시키기위해 변화될 수도 있음은 물론이다.
제1입력단(34)은 소오스가 공급전압(VDD)에 접속되고, 게이트가 인버터(39)의 출력에 접속되며, 드레인이 p채널 전류원 트랜지스터(M5)의 소오스에 접속된 p채널 스위칭 트랜지스터(M2)를 포함한다. 전류원 트랜지스터(M5)의 드레인은 전압감지증폭기(38)의 입력(VVSAIN)에 접속되고, 전압 감지증폭기(38)의 출력(VOS1)은 바로 트랜지스터(M1)의 게이트에 접속된다.
전압감지증폭기(38)는 단순하고, 주지된 단일단 CMOS 차동증폭기이다. 증폭기(38)는 BTL 논리로우 전압보다 조금 작은 기준 입력 전압(VR)(1 볼트)을 드라이버(30) 출력전압(VOUT)에 비교한다. 따라서, 증폭기(38)는 출력노드(VOUT)에서의 전압이 BTL 논리로우레벨과 실질적으로 동일한 때를 감지할 수 있다.
제5도는 전압감지증폭기(38)의 상세한 구조를 나타낸다. 2개의 p채널 트랜지스터 (M6, M7)은 VVSAIN, 즉, 트랜지스터(M5)의 드레인에 접속된 소오스를 갖는다.트랜지스터(M6, M7)의 드레인은 각각 2개의 n채널 트랜지스터(M9, M8)의 드레인에 접속되며, M9와 M8의 소오스는 접지된다. 트랜지스터(M9, M8)의 게이트는 함께 트랜지스터(M7)의 드레인에 접속된다. 트랜지스터(M6)의 게이트는 기준전압(VR)에 접속되고, 트랜지스터(M7)의 게이트는 출력노드(VOUT)에 접속된다. 최종적으로, 트랜지스터(M6)의 드레인은 VOS1, 즉, 트랜지스터(M1)의 게이트에 접속된다.
제4도로 돌아가서 설명하면, 전류원 트랜지스터(M5)의 게이트는 프로그램가능CMOS 온도 보상 회로(40)의 일출력(VOP)에 접속된다. 온도 보상회로(40)는 전류원 트랜지스터(M5)와 함께 트랜지스터(M2)에 의해 전도된 소오스-드레인 전류(ISD)를 조정하는 수단을 제공하여 온도변화를 보상한다. 온도보상회로(40)의 구조와 작동뿐만 아니라 MOSFET상에서의 온도변화의 효과는 제6도 및 제7도를 참조하여 다음에 상술한다. 어쨌든, 드라이버(30)의 기본동작에 관한 현재의 설명을 위하여, 출력(VOP)은 트랜지스터(M5)상에서의 소오스-게이트 전위(VSG)를 유지하여 트랜지스터(M2)가 스위치온될 때마다 전류를 전도하는 것을 가정할 수 있다.
제2입력단(36)은 소오스가 그라운드에 접속되고, 게이트가 인버터(39)의 출력에 접속되며, 드레인이 n채널 전류원 트랜지스터(M4)의 소오스에 접속된 n채널 스위칭 트랜지스터(M3)를 포함한다. 전류원 트랜지스터(M4)의 드레인은 바로 트랜지스터(M1)의 게이트에 접속되고, 전류원 트랜지스터(M4)의 게이트는 프로그램가능 CMOS 온도 보상회로(40)의 다른 출력(Von)에 접속된다. 출력(VOP)과 트랜지스터(M5)와 동양으로, 현재의 설명을 위해 출력(Vop)은 트랜지스터(M4)상의 게이트-소오스 전위(VGS)를 유지하여 트랜지스터(M3)가 스위치온될 때마다 전류를 전도하는 것을 가정할 수 있다.
드라이버(30)의 동작을 설명하기 위하여, 입력(VIN)은 초기적으로 로우 혹은 논리 "0" 레벨 CMOS 신호, 즉, VIN= O볼트를 수신하는 것을 가정한다. CMOS 인버터(39)는 P채널 트랜지스터(M2)를 스위치 오프하는 "하이" 출력을 발생한다. P 채널 트랜지스터(M2)가 스위치 오프되기 때문에, 전류원 트랜지스터(M5)는 소오스로부터 전류를 드레인으로 전도하지 않는다. 트랜지스터(M5)가 전류를 전도하지 않기때문에, 전압감지증폭기(38)는 전류가 통하지 않고 그 출력(VOS1)은 트랜지스터(M1)에 어떠한 영향을 주지 않는다. 따라서, 제1입력단(34)은 출력노드(VOUT)에서 발생된 신호에 어떠한 영향을 주지 않는다.
CMOS 인버터(39)의 하이 출력은 제2 입력단(36)의 n채널 트랜지스터(M3)를 스위치온 한다. 트랜지스터(M3)가 스위치온되면, 전류원 트랜지스터(M4)는 드레인으로부터 전류를 소오스로 전도할 수 있다. 따라서, 트랜지스터(M4, M3)는 트랜지스터(M1)의 게이트를 방전하여 트랜지스터(M1)를 비전도상태로 스위치한다. 이 방전전류는 출력트랜지스터(M1)의 게이트를 로우로 만든다. 게이트가 로우로 되기때문에 출력 트랜지스터(M1)의 드레인, 즉, 출력 노드(VOUT)는 저항기(RT)를 통해 어떠한 전류도 흐르지 않기때문에 하이 VT = 2.1볼트로 된다. 따라서, 출력노드(VOUT)에서 그리고 전송선(31)상에 하이 BTL신호를 발생하는 제2 입력단(36)의 기능은 실현된다.
드라이버(30) 입력 VIN이 하이 혹은 논리 "l" 레벨 CMOS 신호, 즉, VIN= 3.3볼트로 전환하면, CMOS 인버터(39)는 P채널 트랜지스터(M2)를 스위치온하는 "로우" 출력을 발생한다. 트랜지스터(M2)가 스위치온인 경우, 전류원 트랜지스터(M5)는 소오스로부터 전류(ISDM5)를 드레인으로 전도한다. 따라서, 전압감지증폭기(38)의 입력(VVSAIN)에는 전류가 흐른다. 전압감지증폭기(38)는 드라이버(30) 입력(VIN)이 논리 "l"(하이)에 설정될 때 트랜지스터(M2, M5)에 의해서 전류가 흐를 수 있을 뿐임을 주목해야 한다.
제4도와 함께 제5도를 참조하여 설명하면, 기준전압(VR)이 VOUT보다 낮기때문에(VIN이 하이로 되기전에 VOUT= VT= 2.1볼트), P 채널 트랜지스터(M6)가 트랜지스터(M5)에 의해 전도된 전류(ISDM5)를 전도한다. 트랜지스터(M6)에 의해 전도된 전류(ISDM5)는 출력(VOS1)을 통해 트랜지스터(M1)의 게이트를 ISDM5/CgM1의 율로 선형적으로 상방으로 충전하는데, 여기서 CgM1은 트랜지스터(M1)의 게이트에서의 전체 노드 용량이다.
트랜지스터(M1)의 게이트-소오스 전압(VGSM1)이 n채널 스레숄드 전압(VTH)(VTH 0.8볼트)으로 상승할 때, 트랜지스터(M1)은 드레인으로부터 전류를 소오스로 전도하기 시작하여 출력전압(VOUT)을 점진적으로 더낮은 레벨로 만든다. VOUT는 전류가 전압강하를 일으키는 저항기(RT)를 통해 흐르기 시작하기 때문에 더 낮아진다. 저항기(RT)양단에서의 전압 강하는 전압(VT)이 저항기(RT)와 출력노드(VOUT) 사이 출력단(32) 내에서 분할되도록 한다.
VOUT이 VR과 실질적으로 동일한 점(즉,1볼트)으로 감소될 때, 트랜지스터(M6)는 트랜지스터(M1)의 게이트로의 전류전도를 정지한다. 출력노드(VOUT)에서의 전압은 BTL 로우 신호레벨, 즉,1볼트에 유지된다. 전압이 어떠한 이유에서 1볼트 아래로 떨어지는 경우, 트랜지스터(M7)는 트랜지스터(M6)보다 더낮은 게이트 전압을 갖기때문에 전류를 전도하기 시작한다. 트랜지스터(M8)는 트랜지스터(M8, M9)이 동일한 채널 크기를 갖고 전류미러를 형성하기 때문에 트랜지스터(M9)가 실질적으로 동일한 전류를 전도하도록 하는 전류를 전도하기 시작한다. 트랜지스터(M9)는 전압(VOUT)을 상승시키는 트랜지스터(M1)의 게이트를 방전시키는 경향이 있다. 전압(VOUT)이 1볼트로 상승할 때, 트랜지스터(M7)는 전류전도를 정지한다. 따라서, 출력 노드(VOUT)와 전송선(31)에서 로우 BTL 신호를 발생하는 제1 입력단(34)의 기능이 실현된다.
제4도에 나타낸 실시예에서, 트랜지스터(M2)는 채널폭=400㎛ 및 채널길이=1㎛를 갖고, 트랜지스터(M3)는 채널폭=100㎛ 및 채널길이=1㎛를 갖고, 트랜지스터(M4)는 채널폭=80㎛ 및 채널길이=1㎛를 갖고, 트랜지스터(M5)는채널폭=180㎛ 및 채널길이=1㎛를 갖는다. 제5도에 나타낸 실시예에서, 트랜지스터(M6, M7)은 채널폭=200㎛ 및 채널길이=1㎛를 갖고, 트랜지스터(M8, M9)는 채널폭=5㎛ 및 채널길이=2㎛를 갖는다. 이들은 단지 바람직한 채널크기이고 이들은 특정 어플리케이션의 요구를 충족시키기 위해 변경될 수도 있음은 물론이다.
상술한 바와 같이, 전류원 트랜지스터(M5, M4)와 함께 프로그램가능 CMOS 온도 보상회로(40)는 트랜지스터(M2)를 통해 소오스-드레인 전류(ISD)를 그리고 트랜지스터(M3)를 통해 드레인-소오스 전류를 조정하기 위한 수단을 제공하여 온도변화를 보상한다. 드라이버(30)와 함께 온도 보상 회로 (40)의 사용은 제3도에 도시한 바이폴라 드라이버(20)에서 발생하는 온도 및 전압공급(VDD)의 변화에 기인한 상승시간(tr)과 하강시간(tf)에서의 문제의 변화를 방지한다.
온도변화는 FETS의 성능에 영향을 준다. 온도변화는 주위 온도 변화, 즉 집적회로를 에워싸고 있는 공기의 온도변화, 및/또는 접합 온도 변화, 즉, 집적회로에서의 실리콘의 온도 변화의 형태일 수도 있다. 주위온도 변화는 접합온도변화를 야기할 수 있고 그 역도 가능하다.
FET 성능은 온도가 트랜지스터의 전달 컨덕턴스(gm)을 변하게 하는 경향이 있기 때문에 영향을 받는다. 트랜지스터의 전류전도 채널에 의해 전도되는 전류의 양, 즉, 드레인과 소오스 사이에 전도된 전류(n채널에 대해서는 IDS및 P 채널에 대해서는 ISD)는 부분적으로 gm에 의해 결정된다. MOSFET의 경우, 온도가 증가할 때,전달 컨덕턴스(gm)는 감소하여 전류 IDS와 ISD가 감소되게 한다. 한편, 온도가 감소할 때, 전달 컨덕턴스(gm)가 증가하여 전류 IDS와 ISD가 증가된다. 따라서, MOSFET의 채널에 의해 전도되는 전류는 부온도 계수를 갖는다라고 할 수도 있다. 또한, IDS, ISD, 및 gm은 온도변화에 따라 선형적으로 변한다.
드라이버(30)와 같은 논리 게이트는 전형적으로 여러 개의 트랜지스터로 구성된다. 논리 게이트의 속도는 개별 트랜지스터의 IDS에 의해 부분적으로 결정되고, 그에 의해 게이트 속도가 gm에 비례한다. 논리 게이트에서의 각 트랜지스터의 gm이 온도에 따라 변하는 경우, 각 트랜지스터의 IDS도 변하여 논리게이트의 속도가 온도에 따라 변하도록 한다. 예를 들어, 온도가 상승할 때, 게이트 속도는 감소하고, 온도가 하강할 때, 게이트 속도는 증가한다.
온도변화에 기인한 게이트 속도의 변화는 그러한 변화가 디지탈 시스템의 동기된 타이밍 동작에 악영향을 줄 수 있기 때문에 바람직하지 못한 특성이다. 디지탈 시스템은 설계자가 게이트 속도는 일정하게 유지될 것이라고 확신할 수 있으면 더욱 효율적으로 동작하도록 설계될 수 있다. 게이트 속도는 온도가 일정하게 유지되면 비교적 일정하게 유지될 수 있다. 그러나, 디지탈 시스템은 매우 다양한 환경에서 동작해야 하기 때문에, 주위 및 접합온도가 항상 제어될 수 없다. 논리 게이트의 MOSFET 트랜지스터의 전도채널에 의해 전도된 전류가 온도변화에도 불구하고 비교적 일정한 레벨에 유지된다면 온도변화시 비교적 일정한 논리 게이트 속도가유지될 수 있다.
제6도는 프로그램가능한 CMOS 온도 보상 회로(40)의 상세한 구조를 나타낸다. 이 회로(40)는 트랜지스터(M4, M5)에 의해 각각 발생된 전류 IDS및 ISD를 조정하여 온도변화를 보상할 수 있다.
일반적으로, 회로(40)는 트랜지스터(M5)에 의해 발생된 ISD를 온도변화에 응하여 트랜지스터(M5)의 게이트 전압을 조정하는 것에 의해 조정하여 온도 변화를 보상한다. 트랜지스터(M5)는 P채널 MOSFET이기 때문에, 온도가 상승하는 경우, 회로(40)는 출력(VOP)을 통해 트랜지스터의 게이트 전압을 조정하므로 소오스-게이트 전압(VSGM5)은 증가한다. 전압(VSGM5)을 증가시키는 것에 의해, 트랜지스터(M5)의 전도채널에 의해 더많은 전류를 전도시켜 온도상승에 기인한 전류(ISD)의 감소를 보상한다. 한편, 온도가 하강하는 경우, 회로(40)는 트랜지스터(M5)의 게이트 전압을 조정하여 소오스-게이트 전압(VSGM5)을 감소시킨다. 전압(VSGM5)을 감소시키는 것에 의해, 트랜지스터(M5)의 전도채널에 의해 전류를 덜 전도시켜 온도하강에 기인한 전류(ISD)의 증가를 보상한다.
출력(VON)은 온도변화를 보상하기 위해 n채널 MOSFET(M4)의 게이트 전압을 조정하기 위한 것이다. 온도가 상승할 때,VON은 전압(VGTSM4)을 증가시켜 트랜지스터(M4)의 전도 채널에 의해 더 많은 전류(IDS)가 전도되도록 한다.전류(IDS)의 증가는 온도상승에 기인한 전류(IDS)의 감소를 보상한다. 한편, 온도가 하강할 때, VON은 전압(VGSM4)을 감소시켜 트랜지스터(M4)의 전도채널에 의해 전류(IDS)가 덜 전도되도록 한다. 전류(IDS)의 감소는 온도하강에 기인한 전류(IDS)의 증가를 보상한다.
전압(VSGM5및 VGSM4)은 전류(ISDM5및 IDSM4)가 온도변화시 비교적 일정한 레벨에 유지되도록(각각 VOP및 VON을 통하여) 조정될 수도 있다. 그러나, 바람직하게, 전압(VSGM5및 VGSM4)은 전류(ISDM5및 IDSM4)가 실제적으로 온도상승시에 증가하고 온도 하강시에 감소하도록 조정된다. 후자의 방법에서, 전압(VSGM5및 VGSM4)은 단지 전자의 방법에서의 경우보다 약간 더 증가하거나 감소된다. 후자의 방법에 따라 전류(ISDM5와 IDSM4)를 증가시키거나 감소시키는 것은 전압 감지 증폭기(38)와 트랜지스터(M1)에서의 트랜지스터와 같이 직접적인 온도보상 시스템을 갖지 않은 드라이버(30)에서의 다른 트랜지스터를 보상한다. 예를 들어, 온도 증가에 따라 전류(ISDM5, IDSM4)를 증가시키는 것은 회로에서의 기타 비보상 MOSFET에 의해 전도되는 전류를 증가시킨다.
온도 보상 회로(40)는 양온도 계수 전류 발생단(42), 프로그램가능 전류 전달 및 변경단(44), 출력단(46), 및 개시단(48)을 포함한다.
전류 발생단(42)은 양온도 계수를 갖는 MOSFET에서 드레인-소오스(IM54)를 발생시키기 때문에 회로(40)의 중요한 성분이다. 즉, 온도가 상승할 때, 전류(IM54)는 증가하고, 온도가 하강할 때, 전류(IM54)는 감소한다. 상술한 바와 같이, MOSFET의 채널에 의해 전도되는 전류는 정상적으로 부온도계수를 갖는다. 전류(IM54)는 정온도계수를 갖기 때문에, 전류 전달 및 변경단(44)과 출력단(46)은 전류(IM54)를 이용하여 온도변화를 보상하는 출력(VOP및 VON)을 발생시킬 수 있다.
전류 발생단(42)은 n채널 트랜지스터(M54), 모니터링 회로(80), 및 전류 발생기(82)를 포함한다. 일반적으로, 정온도계수 전류(IM54)는 다음과 같이 발생된다: 전류발생기(82)는 트랜지스터(M54)의 드레인 및 모니터링 회로(80)에 각각 제공되는 2개의 실질적으로 동일한 전류(IM54및 IM56)를 발생하고 유지한다. 이들 전류중 하나의 세기가 변할 때, 전류발생기(82)는 다른 전류의 세기를 변화시켜 2개의 전류(IM54및 IM56)가 실질적으로 동일을 유지하게 한다. 모니터링 회로(80)는 트랜지스터(M54)의 게이트와 소오스사이의 전위차를 모니터하여 온도 상승에 응하여 전류(IM56)의 세기를 증가시키고, 온도하강에 응하여 전류(IM56)의 세기를 감소시킨다. 전류(IM56)가 모니터링 회로(80)에 의해 증가되거나 감소되든, 전류 발생기(82)는 전류(IM54)를 조정하여 2개의 전류를 실질적으로 동일하게 유지한다. 따라서, 전류(IM54)는 온도가 상승할 때 증가하고 온도가 하강할 때 감소한다.
모니터링 회로(80)는 트랜지스터(M54)의 게이트에 연결된 게이트를 갖는 n채널 트랜지스터(M56)를 포함한다. 저항기(R30)는 트랜지스터(M54)의 소오스와 공통인 제1 노드와 트랜지스터(M56)의 소오스와 공통인 제S 노드 사이에 연결된다. 제6도에 나타낸 실시예에서, 제1 노드는 그라운드이다.
제6도에 나타낸 바와 같이, 트랜지스터(M56)는 트랜지스터(M54)의 전류 전도 채널보다 더 큰 전류 전도 채널을 갖는다. 바람직하게, 트랜지스터(M56)의 채널 160㎛의 폭과 2㎛의 길이를 가지며, 트랜지스터(M54)의 채널은 40㎛의 폭과 2㎛의 길이를 갖는다. 후술하는 바와 같이 트랜지스터(M54, M56)의 채널들이 동일한 전류를 전도할 때 트랜지스터(M54)의 채널 크기가 작을수록 VGSM54는 VGSM56보다 더 크게 된다.
전류 발생기(82)는 2개의 P 채널 트랜지스터(M50, M52)를 갖는데 이들은 서로 연결된 게이트를 갖는다. 트랜지스터(M50)는 트랜지스터(M54)의 드레인에 연결된 드레인을 갖는다. 트랜지스터(M52)는 자신의 게이트와 트랜지스터(M50, M52)의 소오스는 공통 노드에 연결되어 트랜지스터들을 전류미러로서 기능한다. 제6도에 나타낸 실시예에서, 공통 노드는 공급진압(VDD)이다.
제6도에 도시한 바와 같이, 트랜지스터(M50, M52)는 실질적으로 동일한 크기인 전류전도채널을 갖는다. 바람직하게, 트랜지스터(M50, M52)의 채널은 80㎛의 폭과 2㎛의 길이를 갖는다. 또한, 전류(IM54)는 트랜지스터(M50)의 드레인으로부터 흐르고, 전류(IM56)는 트랜지스터(M52)의 드레인으로부터 흐른다.
동작시, 전류발생기(82)에 의해 발생된 동일한 전류 IM54및 IM56은 트랜지스터(M54, M56)를 통한 전류가 동일하게 한다. 트랜지스터(M54)는 트랜지스터(M56)보다 더 높은 전류밀도(트랜지스터(M54)는 더 작은 전도채널을 갖는 것에 기인)를 갖기 때문에, 트랜지스터(M54)의 VGS, 즉, VGSM54는 트랜지스터(M56)의 VGS, 즉, VGSM56보다 더 크다.
MOSFET의 드레인-소오스 전류(IDS)는 다음과 같다:
여기서,
W = 전도채널 폭;
L = 전도채널 길이;
VTH= 스레숄드전압;
T = 온도
이 식으로부터 MOSFET의 전류(IDS)가 일정하게 유지되면, 전압(VGS)은 온도가 상승할 때 증가하고, 그 역도 성립한다. 따라서, 전류발생기(82)는 전류 IM54및 IM56둘다를 비교적 일정한 레벨로 유지하기 때문에, 전압 VSGSM54및 VGSM56은 둘다 온도가 상승할 때 증가하고 둘다 온도가 하강할 때 감소한다. 또한, 트랜지스터(M54)는 트랜지스터(M56)보다 더 높은 전류 밀도를 갖기 때문에, 전압(VGSM54)은 전압(VGSM56) 이상으로 증가하거나 감소한다.
저항기(R30)를 통한 전류는 다음과 같다:
또한,
온도가 상승함에 따라, 전압 VGSM54및 VGSM56둘다는 전압 VGSM56이상으로 증가하는 전압 VGSM54로 증가한다. 따라서, 전압 VGSM54및 VGSM56간의 차이는 온도가 상승함에 따라 증가하고 IR30, 따라서 전류 IM56을 증가시킨다. 트랜지스터(M50, M52)가 전류 미러로서 동작하도록 접속되기 때문에, 전류(IM54)는 전류(IM56)와 실질적으로 동일하다. 그러므로, 전류(IM56)가 상승하는 온도에 따라 증가함에 따라, 전류(IM54)도 증가한다. 역으로, 전류(IM56)가 하강하는 온도에 따라 감소함에 따라, 전류(IM54)도 감소한다.
간략히 요약하면, MOSFET의 드레인-소오스 전류(IDS)는 정상적으로 부온도계수를 갖는다. 즉, 온도가 상승함에 따라, 전류(IDS)가 감소한다. 그러나, 트랜지스터(M54)의 드레인-소오스 전류(IM54)는 정온도계수를 갖는다. 즉, 온도가 상승함에 따라, 전류(IM54)는 증가한다. 전류발생단(42)에서 일어나는 이 현상은 회로(40)의다른 컴포넌트가 MOSFETs의 게이트 전압을 조정하기 위한 출력(VOP)을 제공하여 온도변화를 보상하도록 한다.
정온도 계수 전류 발생단(42)은 정상적으로 VOD의 변화에 의해 영향을 받지 않음은 물론이다. 특히, 트랜지스터(M50, M52)는 전류(IM54, IM56)를 전도하면서 포화범위에서 동작한다. 공급전압(VOD)이 변하면, 각 트랜지스터 M50 및 M52의 소오스-드레인 전압은 또한 트랜지스터(M54, M56)의 드레인이 매우 고임피던스이기때문에 또한 변한다. 그러나, 전류(IM54, IM56)는 트랜지스터(M50, M52)가 포화에서 동작하기 때문에 변하지 않는다. 그러므로, 정온도계수를 갖는 전류(IM54)는 VDD의 변화에 의해 영향을 받지 않는다.
n채널 트랜지스터(M54, M56)가 P채널 트랜지스터로 대치될 수 있고, P채널 전류 발생 트랜지스터(M50, M52)는 n채널 트랜지스터에 의해 대치될 수 있음을 물론이다. 이 경우, P채널 트랜지스터(M54, M56)는 상이한 크기의 전도 채널을 갖고 VDD에 연결된 소오스를 가지며, n채널 트랜지스터(M50, M56)는 동일한 크기의 전도채널을 갖고 그라운드에 연결된 소오스를 갖고 그라운드에 연결된 소오스를 갖는다.
선택적인 n채널 트랜지스터(M57)가 그라운드선에 있을 수 있는 잡음을 제거하기 위해 사용된다. 트랜지스터(M57)는 트랜지스터(M54, M56)의 그라운드와 게이트사이에 접속된 캐패시터이다. 즉, 트랜지스터(57)는 그라운드에 연결된 소오스와드레인을 갖고 트랜지스터(M54, M56)에 연결된 게이트를 갖는다.
그라운드선에 존재하는 잡음은 그라운드로의 그들 자신의 접속을 통해 트랜지스터(M54, M56)의 소오스에 이른다. 트랜지스터(M57)에 접속된 캐패시터는 잡음이 트랜지스터(M54, M56)의 게이트로 전한다. 잡음이 트랜지스터(M54, M56)의 게이트와 소오스 모두에 존재하기 때문에, 각 트랜지스터의 VGS는 비교적 일정하게 유지된다.
프로그램가능 전류전달 및 변경단은 트랜지스터(M54)의 채널에 의해 전도된 전류(IM54)에 선형적으로 비례하는 여러값 중 어느 하나에 선택적으로 프로그램될 수도 있는 전류(IM58)를 발생한다. 이러한 프로그램가능성은 전류(IM54)가 소망의 값을 갖도록 "변경"되도록 하고, 어떠한 값이 선택되든, 전류(IM58)는 정온도계수를 갖는다. 따라서, 출력(VOP, VON)에 의해 제공된 온도보상은 전류(IM54)의 일부 혹은 수배인 전류를 트랜지스터(M4, M5)에 유기할 수 있다.
전류 전달 및 변경단(44)은 각각 상이한 크기의 전류전도채널을 갖는 4개의 n채널 트랜지스터(M60, M62, M64, M66)를 포함한다. 트랜지스터(M60, M62, M64, M66) 각각은 트랜지스터(M54)의 게이트에 연결된 게이트와 트랜지스터(58)의 드레인에 연결된 드레인을 갖는다. 또한, 트랜지스터(M60, M62, M64, M66) 각각은 트랜지스터(M54)와 함께 전류 미러를 형성한다; 즉, 트랜지스터(M54)의 VGS는 트랜지스터(M60, M62, M64, M66) 각 하나의 VGS와 실질적으로 동일하다. 전류 전달 및 변경단(44)은 또한 각각 트랜지스터(M60, M62, M64, M66) 각각의 소오스를 그라운드에 연결하는 4개의 n채널 트랜지스터(M70, M72, M74, M76)를 포함한다. 트랜지스터(M70, M72, M74, M76)의 목적은 전류(IM58)가 한번에 트랜지스터(M60, M62, M64, M66) 중 어느 하나의 채널에 의해 전도되도록 선택적으로 프로그램되도록 하는 것이다. 각각 트랜지스터(M70, M72, M74, M76)를 "온" 및 "오프" 전환하는 게이트 입력(VGM70, VGM72, VGM74, VGM76)은 트랜지스터(M60, M62, M64, M66) 중 단지 하나만이 전류를 전도하도록 정상적으로 설정된다. 트랜지스터(M60)는 트랜지스터(M70)이 "온"일 때 전류를 전도하고, 트랜지스터(M62)는 트랜지스터(M72)가 "온"일 때 전류를 전도하는 등이다.
제6도에 도시한 실시예에서, 트랜지스터(M60)는 80㎛의 채널폭과 2㎛의 채널길이를 갖고, 트랜지스터(M62)는 40㎛의 채널폭과 2㎛의 채널길이를 갖고, 트랜지스터(M64)는 27㎛의 채널폭과 2㎛의 채널길이를 가지며, 트랜지스터(M66)는 20㎛의 채널폭과 2㎛의 채널길이를 갖는다. 또한, 트랜지스터(M70)는 160㎛의 채널폭과 2㎛의 채널길이를 갖고, 트랜지스터(M72)는 80㎛의 채널폭과 2㎛의 채널길이를 갖고, 트랜지스터(M74)는 56㎛의 채널폭과 2㎛의 채널길이를 가지며, 트랜지스터(M76)는 40㎛의 채널폭과 2㎛의 채널길이를 가진다.
전류(IM58)는 트랜지스터(M70, M72, M74, M76)의 "온/오프" 상태에 따라 변하는데 왜냐하면 이들 트랜지스터들은 모두 상이한 채널 크기를 갖는 트랜지스터(M60, M62, M64, M66)의 어느 것이 전류(IM58)를 전도할 것인가를 결정하기 때문이다. 전류(IM58)는 IM58를 전도하는 트랜지스터의 채널 크기를 조정함으로써 IM54의 일부분 혹은 수배와 동일하게 만들어질 수 있다. 예를 들어, IM58이 트랜지스터(M60)를 통해 전도될 때, IM58은 트랜지스터(M60)의 채널이 트랜지스터(M54)의 채널보다 2배 크기 때문에 IM54보다 2배 크다; IM58이 트랜지스터(M62)를 통해 전도될 때, IM58은 트랜지스터(M62)의 채널이 트랜지스터(M54)의 채널과 크기가 같기 때문에 IM54와 동일하다,
따라서;
IM58= 2 IM54M70이 온일 때
= 1 IM54M72이 온일 때
= 0.67 IM54M74이 온일 때
0.5 IM54M76이 온일 때
입력(VGM70, VGM72, VGM74, VGM75)을 선택적으로 프로그래밍함으로써, 전류(IM54)는 전류(IM58)에 "전달"되고 IM54는 일부분 혹은 수배가 되도록 "변경"된다. 입력(VGM70, VGH72, VGM74, VGM75)은 제7A도 및 제7B도를 참조하여 후술하는 논리회로에 의해 제어된다.
트랜지스터(M70, M72, M74, M76) 각각은 그들 각각의 트랜지스터(M60, M62,M64, M66)의 2배인 채널 크기를 갖기 때문에, 트랜지스터(M70, M72, M74, M76)의 존재는 트랜지스터(M54)와 트랜지스터(M60, M62, M64, M66) 간의 전류 미러 관계에 의미있는 영향을 주지 않음은 물론이다.
미러 효과를 이용하여 트랜지스터(M62)의 채널 크기를 조정하는 것은 전류(IM54) 또한 저항기(R30)의 값을 조정하는 것에 의해 변경될 수 있기 때문에, 전류(IM54)를 변경시키기 위해서는 복잡한 방법과 같이 보일 수도 있다. 그러나, 전류(IM56)의 온도계수는 저항기(R30)의 값과 트랜지스터(M54, M56)의 채널폭과 길이의 함수인 전류레벨에 따라 변한다. 그러므로, 전류(IM54)를 R30을 변경시키는 것에 의해 조정하는 것은, 그런 변경은 또한 전류(IM54)의 온도계수를 변화시키기 때문에 바람직하지 않다.
전달 및 변경단(44)은 또한 VDD와 트랜지스터(M58)의 게이트 사이에 연결된 p채널 트랜지스터(M59)에 접속된 선택적인 캐패시터를 포함하여 VDD선에 있을 수도 있는 잡음을 제거한다. 특히, 트랜지스터(M59)의 소오스와 드레인은 VDD에 연결되고 게이트는 트랜지스터(M58)의 게이트에 연결된다.
출력단(46)은 트랜지스터(M58)의 게이트에 연결된다. 출력단(46)의 목적은 전류(IM58)에 선형적으로 비례하는 2개의 전류(IM82, IM84)를 발생하는 것이다. 전류(IM82)는 온도변화를 보상하기 위해 n채널 MOSFETs의 게이트로의 인가를 위한 출력전압(VON)을 발생시키도록 사용되고, 전류(IM84)는 온도변화를 보상하기 위해 p채널 MOSFETs의 게이트로의 인가를 위한 출력전압(VOP)을 발생시키도록 사용된다.
p채널 트랜지스터(M80)는 VDD에 연결된 소오스와, 트랜지스터(M58)의 게이트에 연결된 게이트와 n채널 트랜지스터(M82)의 드레인에 연결된 드레인을 갖는다. 트랜지스터(M82)는 자신의 드레인에 연결된 게이트와 그라운드에 연결된 소오스를 갖는다. 트랜지스터(M80, M82)의 채널은 전류(IM82)를 전도하고, 트랜지스터(M82)의 게이트는 출력(VON)을 제공한다.
트랜지스터(M80)는 트랜지스터(M58)와 함께 전류 미러를 형성한다; 따라서, 2개의 트랜지스터의 VGS는 실질적으로 동일하다. 전류(IM82)는 전류(IM58)에 선형적으로 비례하고 정온도계수를 갖는다. IM82의 값은 트랜지스터(M80)의 채널 크기에 의존한다. 제6도에 나타낸 실시예에서, 트랜지스터(M80)는 50㎛의 채널폭과 1㎛의 채널길이를 갖고, 트랜지스터(M82)는 10㎛의 채널폭과 1㎛의 채널길이를 갖는다. 트랜지스터(M80)는 트랜지스터(M58)보다 큰 채널을 가지며, 전류(IM82)는 전류(IM58)보다 더 크다. 그러나, 트랜지스터(M80)의 채널크기를 조정하는 것에 의해, 전류(IM82)의 세기가 조정될 수 있고, 트랜지스터(M82)의 채널크기를 조정하는 것에 의해, VGSM82와 동일한 출력전압(VON)이 조정될 수 있음을 물론이다.
출력(VON)을 n채널 트랜지스터(M4)의 게이트로 접속하는 것에 의해, 전류미러가 트랜지스터(M82)와 트랜지스터(M4) 사이에 형성된다. 따라서, 트랜지스터(M4) 사이에 형성된다. 따라서, 트랜지스터(M4)의 채널에 의해 전도된 전류는 전류(IM82)에 선형적으로 비례하고 정온도계수를 갖는다.
p채널 트랜지스터(M84)는 VDD에 연결된 소오스, 자신의 드레인에 연결된 게이트, n채널 트랜지스터(M86)의 드레인에 연결된 드레인을 갖는다. 트랜지스터(M86)는 그라운드에 연결된 소오스와 트랜지스터(M82)의 게이트에 연결된 게이트를 갖는다. 트랜지스터(M84, M86)의 채널은 전류(IM84)를 전도하고, 트랜지스터(M84)의 게이트는 출력(V0P)을 제공한다.
트랜지스터(M86)는 트랜지스터(M82)와 함께 전류미러를 형성한다; 따라서, 2개의 트랜지스터의 VGS는 실질적으로 동일하다. 전류(IM84)는 전류(IM82, IM58)에 선형적으로 비례하고, 정온도 계수를 갖는다. IM84의 값은 트랜지스터(M86)의 채널 크기에 의존한다. 제6도에 도시된 실시예에서, 트랜지스터(M86)는 26㎛의 채널폭과 1㎛의 채널길이를 갖고, 트랜지스터(M84)는 80㎛의 채널폭과 1㎛의 채널길이를 갖는다. 트랜지스터(M86)는 트랜지스터(M82)보다 더 큰 채널을 갖기 때문에, 전류(IM84)는 전류(IM82)보다 더 크다. 그러나, 트랜지스터(M86)의 채널크기를 조정하는 것에 의해, 전류(IM84)의 세기가 조정될 수 있고, 트랜지스터(M84)의 채널크기를 조정하는것에 의해, VGSM84와 동일한 출력전압(VOP)을 조정할 수 있다.
출력(VOP)을 p채널 트랜지스터(M5)의 게이트로 접속하는 것에 의해, 전류미러가 트랜지스터(M84)와 트랜지스터(M85)사이에 형성된다. 따라서, 트랜지스터(M5)의 채널에 의해 전도된 전류는 전류(IM84)에 선형적으로 비례하고 정온도계수를 갖는다.
p채널 트랜지스터(M88)와 n채널 트랜지스터(M90)사이에 접속된 선택적인 캐패시터가 VDD와 그라운드선 각각에 있을 수도 있는 잡음을 제거한다. 트랜지스터(M88)는 VDD에 연결된 소오스와 드레인 및 트랜지스터(M84)의 게이트에 연결된 게이트를 갖는다. 트랜지스터(M90)는 그라운드에 연결된 소오스와 드레인 및 트랜지스터(M82, M86)의 게이트에 연결된 게이트를 갖는다.
개시단(48)의 목적은 전압공급(VDD)이 초기적으로 그라운드 레벨에서 개시할때 트랜지스터(M54)에 전류를 공급하여 트랜지스터(M54)의 전도채널이 전류를 전도하기 시작할 수 있도록하는 것이다.
n채널 트랜지스터(M94)는 VDD에 연결된 드레인과 트랜지스터(M54)의 드레인에 연결된 소오스를 갖는다. p채널 트랜지스터(M92)에 접속된 다이오우드는 VDD와 트랜지스터(M94)의 게이트사이에 연결되고, n채널 트랜지스터(M96, M98)에 접속된 2개의 다이오우드는 트랜지스터(M94)의 게이트를 그라운드에 연결한다. 제6도에 나타낸 실시예에서, 트랜지스터(M94)는 5㎛의 채널폭과 2㎛의 채널길이를 갖고 트랜지스터(M92)는 3㎛의 채널폭과 100㎛의 채널길이를 갖고 트랜지스터(M96, M98)는 60㎛의 채널폭과 2㎛의 채널길이를 갖는다. 트랜지스터(M92, M94, M96, M98)의 채널크기는 특정 어플리케이션의 요구를 충족하도록 변경될 수도 있다.
전압 공급(VDD)이 초기적으로 그라운드레벨로부터 개시할때, 어떠한 트랜지스터도 전류를 반송하지 않는다. VDD가 트랜지스터(M94)의 스레숄드전압, 즉, VTH3배 이상으로 상승할때, 트랜지스터(M94)는 전류를 트랜지스터(M54)의 드레인으로 공급한다. 트랜지스터(M54)의 채널이 전류를 전도하기 시작하면, 트랜지스터(M56)의 게이트와 소오스 양단에 전압강하가 일어난다. 트랜지스터(M56)는 전류를 전도하기 시작하여 트랜지스터(M52)가 전류를 전도하기 시작하도록 한다. 전류 미러 작용에 기인하여, 트랜지스터(M50)는 또한 트랜지스터(M54)로 피드백하는 전류를 전도하기 시작한다. 이 포지티브 피드백은 트랜지스터(M56)에 의해 전도된 전류가 최종치에 이를때 까지 계속된다. 트랜지스터(M94)의 게이트가 트랜지스터(M96, M98)에 접속된 다이오우드에 의해 클램프되기 때문에, 트랜지스터(M54)의 드레인 전위의 상승은 결국 트랜지스터(M94)를 셧오프시킨다.
제7A도는 트랜지스터(M60, M62, M64, M66)중 하나만이 한번에 전류(IM58)를 전도하도록 트랜지스터(M70, M72, M74, M76)를 프로그래밍하는 제어 논리 회로를 나타낸다, 이 제어논리회로는 입력에서 각각 제어신호 C1과 C2를 수신하는 2개의 인버터(60, 62)를 포함한다. 인버터(60)의 출력은 인버터(64)의 입력과 버퍼(66)의 입력에 결합되고 인버터(62)의 출력은 인버터(68)의 입력과 버퍼(70)의 입력에 연결된다.
4개의 AND게이트(72, 74, 76, 78)은 인버터(64, 68) 및 버퍼(66, 70)의 출력을 수신한다. 특히, AND게이트(72)는 인버터(64, 68)의 출력을 수신하고, AND게이트(74)는 인버터(64)와 버퍼(70)의 출력을 수신하며, AND게이트(76)는 버퍼(66) 및 인버터(68)의 출력을 수신하고, AND게이트(78)는 버퍼(66, 70)의 출력을 수신한다. AND게이트(72, 74, 76, 78)은 각각 트랜지스터(M70, M72, M74, M76)의 게이트에 연결된 출력(VGM70, VGM72, VGM74, VGM76)을 갖는다.
제7B도는 제7A도의 논리회로에 대한 진리표를 나타낸다. 제어신호 C1 및 C2의 각각의 조합에 대해, 출력(VGM70, VGM72, VGM74, VGM76) 중 단지 하나만이 한 번에 논리 "1"이다.
제7A도에 나타낸 제어논리 회로 뿐만 아니라 여러개의 트랜지스터(M60, M62, M64, M66, M70, M72, M74, M76)의 사용에 의해 구현되는 전류 전달 및 변경단(44)의 프로그램 가능성 특징은 선택적임은 물론이다. 전류(IM54)는 트랜지스터(M60, M62, M64, M66)을 다양하게 상이한 채널크기를 갖는 다양한 트랜지스터로 간단히 대치하는것에 의해 변경, 즉, 증폭될수도 있다.
제8도는 본 발명에 따른 CMOS BTL전송선 드라이버(90)의 다른 실시예에 대한 상세도이다. 드라이버(90)와 드라이버(30)간의 유일한 차이는 온도보상회로가 프로그램가능이 아니라는 점이다. 제9도는 드라이버(90)용 온도보상회로(92)를 나타낸다. 회로(92)는 단지 p채널 트랜지스터 온도보상만을 제공한다. n채널 트랜지스터온도보상을 제공하는 회로는 드라이버(90)회로에 포함된다.
제4도 내지 제9도에 나타낸 MOSFETs의 특정채널크기는 본 발명의 사상을 일탈함이 없이 발생된 전류와 전압의 다양하게 상이한 증폭을 실현하기 위해 조정될수도 있음은 물론이다.
제4도 내지 제9도에 나타낸 본 발명의 실시예가 비록 MOSFET를 이용하지만 본 발명은 또한 접합FETs(JFETs) 혹은 갈륨비소(GaAs)와 같은 다른 기술과 관련하여 이용될 수도 있다.
상술한 본 발명의 실시예에 대한 다양한 대안이 본 발명의 실시시 채택될수도 있음은 물론이다. 다음의 특허청구의 범위는 본 발명의 범위를 정의하고 이들 특허청구의 범위와 이들의 균등물내의 구조와 방법은 그들에 의해 커버된다.

Claims (18)

  1. 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버에 있어서,
    전송선에 접속가능한 출력노드와 그라운드 사이에 연결되어 출력노드로부터 그라운드로 전류를 도전하는 제1전계효과 트랜지스터(FET),
    제1전압 공급부로부터 제1FET의 게이트로 전류를 도전하는 제1 입력단으로서, 기준 전압을 출력노드의 전위에 비교하며 그 비교에 응하여 제1FET의 게이트로 전도되는 전류의 양을 제어하는 전압 감지 증폭기를 포함하는 제1입력단, 및
    제1FET의 게이트로부터 그라운드로 전류를 전도하는 제2입력단을 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  2. 제1항에 있어서, 상기 제1FET는 출력노드에 연결된 드레인과 그라운드에 연결된 소오스를 갖는 제1 n채널 트랜지스터를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  3. 제1항에 있어서, 상기 제1입력단은 제1전압 공급부로부터 전압 감지 증폭기로 전류를 도전하도록 연결된 제2FET를 포함하고,
    상기 제2입력단은 제IFET의 게이트로부터 그라운드로 전류를 도전하도록 연결된 제3FET를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기위한 드라이버.
  4. 제1항에 있어서, 상기 전압 감지 증폭기는,
    소오스가 함께 연결된 제4 및 제5 p채널 트랜지스터, 및
    함께 연결된 게이트 및 소오스와 각각 제4및 제5 p채널 트랜지스터의 드레인에 연결된 드레인을 갖는 제6및 제7 n채널 트랜지스터를 포함하고,
    제4 p채널 트랜지스터의 게이트는 기준 전압을 수신하기 위한 것이고, 제5 p채널 트랜지스터의 게이트는 출력노드에 연결되고, 제6 n채널 트랜지스터의 드레인은 제1FET의 게이트에 연결되는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  5. 제1항에 있어서, 제1 및 제2입력단에 연결되어 제1FET의 게이트로 전도된 전류의 레벨과 제1FET의 게이트로부터 전도된 전류의 레벨을 조정하여 온도 변화를 보상하는 온도 보상 회로를 더 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  6. 제5항에 있어서, 상기 온도 보상 회로는
    제1전압 공급부로부터 전압 감지 증폭기로 전류를 전도하도록 연결된 제8FET, 전압 감지 증폭기로루터 그라운드로 전류를 전도하도록 연결된 제9FET, 및제8 및 제9FET의 게이트 전압을 조정하여 온도 변화를 보상하는 정온도계수 전류 발생회로를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  7. 제6항에 있어서, 상기 정온도계수 전류 발생 회로는
    제10 전계효과 트랜지스터(FET),
    제10FET의 전류 전도 채널보다 더 큰 전류 전도 채널을 갖고, 제10FET의 게이트에 연결된 게이트를 갖는 제11FET,
    제10FET의 소오스와 공통인 제1노드와 제11FET의 소오스와 공통인 제2노드 사이에 연결된 제1저항기, 및
    제10 및 제11FET에 실질적으로 동일한 드레인 전류를 발생하고 유지하는 전류 발생 회로를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  8. 제6항에 있어서, 상기 온도 보상 회로는 제8 및 제9FET의 게이트 전압을 선택적으로 프로그래밍하는 프로그램 가능 전류 전달 및 변경단을 더 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  9. 제1항에 있어서, 데이터 시스템으로부터의 2진 신호를 제1 및 제2 입력단에연결하는 인버터를 더 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  10. 제1항에 있어서, 상기 2진 신호는 대략 1.1 볼트 내지 2.1볼트의 백플레인 트랜시버 로직(BTL)표준에 따른 다이내믹 신호 범위로 전송선에 제공되는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  11. 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버에 있어서,
    전송선으로의 접속용인 출력노드에 연결된 드레인과, 그라운드에 연결된 소오스를 갖는 제1 n채널 트랜지스터,
    제1전압 공급부로부터 제1 n채널 트랜지스터의 게이트로 전류를 전도하여 제1 n채널 트랜지스터를 전도 상태로 전환하는 제1입력단으로서, 기준 전압을 출력노드의 전위에 비교하며 그 비교에 응하여 제1 n채널 트랜지스터의 게이트로 전도되는 전류의 양을 제어하는 전압 감지 증폭기를 포함하는 제1 입력단,
    제1 n채널 트랜지스터의 게이트로부터 그라운드로 전류를 전도하여 제1 n채널 트랜지스터를 비전도상태로 전환하는 제2입력단, 및
    제1 및 제2 입력단에 연결되어 제1 n채널 트랜지스터의 게이트로 전도된 전류의 레벨과 제1 n채널 트랜지스터의 게이트로부터 전도된 전류의 레벨을 조정하여온도 변화를 보상하는 온도 보상 회로를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  12. 제11항에 있어서, 상기 제1입력단은 제1전압 공급부와 전압 감지 증폭기 사이에 연결된 소오스-드레인 회로와, 데이터 시스템에 의해 발생된 2진 신호에 반응하는 게이트를 갖는 제 2 p채널 트랜지스터를 포함하고,
    상기 제2입력단은 제 1 n채널 트랜지스터의 게이트와 그라운드 사이에 연결된 드레인-소오스회로와, 데이터 시스템에 의해 발생된 2진 신호에 반응하는 게이트를 갖는 제 3 n채널 트랜지스터를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기위한 드라이버.
  13. 제11항에 있어서, 상기 전압 감지 증폭기는
    소오스가 함께 연결된 제4 및 제5 p채널 트랜지스터, 및
    함께 연결된 게이트 및 소오스와 각각 제4 및 제5 p채널 트랜지스터의 드레인에 연결된 드레인을 갖는 제6 및 제7 n채널 트랜지스터를 포함하고,
    제4 p채널 트랜지스터의 게이트는 기준 전압을 수신하기 위한 것이고, 제5 p채널 트랜지스터의 게이트는 출력노드에 연결되고, 제6 n채널 트랜지스터의 드레인은 제1 n채널 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  14. 제11항에 있어서, 상기 온도 보상 회로는
    제1전압 공급부와 전압 감지 증폭기 사이에 연결된 소오스-드레인 회로를 갖는 제8 p채널 트랜지스터,
    전압 감지 증폭기와 그라운드 사이에 연결된 드레인-소오스 회로를 갖는 제9 n채널 트랜지스터, 및
    제8 및 제9 트랜지스터의 게이트 전압을 조정하여 온도 변화를 보상하는 정온도계수 전류 발생 회로를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  15. 제14항에 있어서, 상기 정온도계수 전류 발생 회로는
    제10 전계효과 트랜지스터(FET),
    제10 FET의 전류 전도 채널보다 더 큰 전류 전도 채널을 갖고, 제10FET의 게이트에 연결된 게이트를 갖는 제11FET,
    제10FET의 소오스와 공통인 제1노드와 제11FET의 소오스와 공통인 제2노드 사이에 연결된 제1 저항기, 및
    제10 및 제11FET에 실질적으로 동일한 드레인 전류를 발생하고 유지하는 전류 발생 회로를 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  16. 제14항에 있어서, 상기 온도 보상 회로는 제8 p채널 트랜지스터와 제9 n채널트랜지스터의 게이트 전압을 선택적으로 프로그래밍하는 프로그램 가능 전류 전달 및 변경단을 더 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  17. 제11항에 있어서, 데이터 시스템으로부터의 2진 신호를 제1 및 제2입력단에 연결하는 인버터를 더 포함하는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
  18. 제11항에 있어서, 상기 2진 신호는 대략 1.l볼트 내지 2.1볼트의 백플레인 트랜시버 로직(BTL) 표준에 따른 다이내믹 신호 범위로 전송선에 제공되는 것을 특징으로 하는 데이터 시스템으로부터 전송선으로 2진 신호를 제공하기 위한 드라이버.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485107A (en) * 1995-01-09 1996-01-16 Unisys Corporation Backplane driver circuit
KR0149653B1 (ko) * 1995-03-31 1998-12-15 김광호 반도체 메모리장치의 건레벨신호의 입력회로
US5818260A (en) * 1996-04-24 1998-10-06 National Semiconductor Corporation Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay
US5760601A (en) * 1996-08-26 1998-06-02 International Business Machines Corporation Transmission line driver circuit for matching transmission line characteristic impedance
US5815107A (en) * 1996-12-19 1998-09-29 International Business Machines Corporation Current source referenced high speed analog to digitial converter
US5923276A (en) * 1996-12-19 1999-07-13 International Business Machines Corporation Current source based multilevel bus driver and converter
US5959481A (en) * 1997-02-18 1999-09-28 Rambus Inc. Bus driver circuit including a slew rate indicator circuit having a one shot circuit
US6101561A (en) * 1998-02-06 2000-08-08 International Business Machines Corporation System for providing an increase in digital data transmission rate over a parallel bus by converting binary format voltages to encoded analog format currents
US6670822B2 (en) 1998-08-11 2003-12-30 Fairchild Semiconductor Corporation Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage, and temperature
US6433605B1 (en) * 2000-02-03 2002-08-13 Hewlett-Packard Company Low wiring skew clock network with current mode buffer
US6392441B1 (en) 2000-06-13 2002-05-21 Ramtron International Corporation Fast response circuit
CN101674138B (zh) * 2009-10-16 2013-07-03 中兴通讯股份有限公司 差分四相相移键控发送机的驱动幅度控制装置及方法
CN103647543A (zh) * 2013-11-26 2014-03-19 苏州贝克微电子有限公司 一种高速的数据收发器
RU2680310C1 (ru) * 2018-06-06 2019-02-20 Евгений Михайлович Фёдоров Способ сборки пьезоактуатора прямого действия

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991020129A1 (de) * 1990-06-12 1991-12-26 Robert Bosch Gmbh Schaltung zur begrenzung der signalanstiegsgeschwindigkeit von ausgangssignalen integrierter schaltkreise

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3333113A (en) * 1964-09-03 1967-07-25 Bunker Ramo Switching circuit producing output at one of two outputs or both outputs
US4080539A (en) * 1976-11-10 1978-03-21 Rca Corporation Level shift circuit
US4254501A (en) * 1979-03-26 1981-03-03 Sperry Corporation High impedance, Manchester (3 state) to TTL (2 wire, 2 state) transceiver for tapped bus transmission systems
IT1118946B (it) * 1979-10-04 1986-03-03 Cselt Centro Studi Lab Telecom Ricetrasmettitore per trasmissione bidirezionale simultanea di segnali numerici su una linea unica
US4385394A (en) * 1981-01-23 1983-05-24 Datavision, Inc. Universal interface for data communication systems
US4533842A (en) * 1983-12-01 1985-08-06 Advanced Micro Devices, Inc. Temperature compensated TTL to ECL translator
US4559458A (en) * 1984-04-06 1985-12-17 Advanced Micro Devices, Inc. Temperature tracking and supply voltage independent line driver for ECL circuits
US4683383A (en) * 1984-07-19 1987-07-28 Tandem Computers Incorporated Driver circuit for a three-state gate array using low driving current
US4598216A (en) * 1984-08-27 1986-07-01 Ncr Corporation Assist circuit for a data bus in a data processing system
NL8403693A (nl) * 1984-12-05 1986-07-01 Philips Nv Adaptief electronisch buffersysteem.
KR920006438B1 (ko) * 1985-04-22 1992-08-06 엘 에스 아이 로직 코포레이션 슬루 레이트(slew rate)가 제어되는 고속 CMOS 버퍼
US4647912A (en) * 1985-12-20 1987-03-03 Tektronix, Inc. Coupling discriminator and interface adaptor
US4825402A (en) * 1986-04-04 1989-04-25 Ncr Corporation Multiconfigurable interface driver/receiver circuit for a computer printer peripheral adaptor
US4760292A (en) * 1986-10-29 1988-07-26 Eta Systems, Inc. Temperature compensated output buffer
US4751404A (en) * 1986-10-31 1988-06-14 Applied Micro Circuits Corporation Multi-level ECL series gating with temperature-stabilized source current
US4774422A (en) * 1987-05-01 1988-09-27 Digital Equipment Corporation High speed low pin count bus interface
US5070256A (en) * 1987-06-29 1991-12-03 Digital Equipment Corporation Bus transmitter having controlled trapezoidal slew rate
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
FR2623674B1 (fr) * 1987-11-25 1990-04-20 Peugeot Dispositif de transmission d'informations pour vehicule automobile et procede de mise en oeuvre d'un tel dispositif
US4855622A (en) * 1987-12-18 1989-08-08 North American Philips Corporation, Signetics Division TTL compatible switching circuit having controlled ramp output
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
US4845388A (en) * 1988-01-20 1989-07-04 Martin Marietta Corporation TTL-CMOS input buffer
NL8800741A (nl) * 1988-03-24 1989-10-16 At & T & Philips Telecomm Binair-ternair omzetter voor het samenvoegen van twee binaire signalen.
US4849661A (en) * 1988-06-16 1989-07-18 Intel Corporation CMOS input buffer with switched capacitor reference voltage generator
US4937476A (en) * 1988-06-16 1990-06-26 Intel Corporation Self-biased, high-gain differential amplifier with feedback
US5293082A (en) * 1988-06-21 1994-03-08 Western Digital Corporation Output driver for reducing transient noise in integrated circuits
US5118971A (en) * 1988-06-29 1992-06-02 Texas Instruments Incorporated Adjustable low noise output circuit responsive to environmental conditions
JPH0229115A (ja) * 1988-07-19 1990-01-31 Toshiba Corp 出力回路
US4980579A (en) * 1988-08-29 1990-12-25 Motorola, Inc. ECL gate having dummy load for substantially reducing skew
JP2724872B2 (ja) * 1989-04-12 1998-03-09 三菱電機株式会社 半導体集積回路用入力回路
IT1232421B (it) * 1989-07-26 1992-02-17 Cselt Centro Studi Lab Telecom Sistema automatico per l adattamento dell impedenza d uscita di cir cuiti di pilotaggio veloci in tecnologia cmos
JPH088484B2 (ja) * 1989-07-27 1996-01-29 日本電気株式会社 エミッタフォロワ回路
FR2651881B1 (fr) * 1989-09-12 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de detection de seuil de temperature.
US5023487A (en) * 1989-09-29 1991-06-11 Texas Instruments Incorporated ECL/TTL-CMOS translator bus interface architecture
US5081380A (en) * 1989-10-16 1992-01-14 Advanced Micro Devices, Inc. Temperature self-compensated time delay circuits
US5015888A (en) * 1989-10-19 1991-05-14 Texas Instruments Incorporated Circuit and method of generating logic output signals from an ECL gate to drive a non-ECL gate
US4978905A (en) * 1989-10-31 1990-12-18 Cypress Semiconductor Corp. Noise reduction output buffer
US5165046A (en) * 1989-11-06 1992-11-17 Micron Technology, Inc. High speed CMOS driver circuit
US5021684A (en) * 1989-11-09 1991-06-04 Intel Corporation Process, supply, temperature compensating CMOS output buffer
US5034623A (en) * 1989-12-28 1991-07-23 Texas Instruments Incorporated Low power, TTL level CMOS input buffer with hysteresis
US5105102A (en) * 1990-02-28 1992-04-14 Nec Corporation Output buffer circuit
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5097148A (en) * 1990-04-25 1992-03-17 At&T Bell Laboratories Integrated circuit buffer with improved drive capability
US5017813A (en) * 1990-05-11 1991-05-21 Actel Corporation Input/output module with latches
US5117130A (en) * 1990-06-01 1992-05-26 At&T Bell Laboratories Integrated circuits which compensate for local conditions
US5034632A (en) * 1990-06-19 1991-07-23 National Semiconductor Corporation High speed TTL buffer circuit and line driver
US5241221A (en) * 1990-07-06 1993-08-31 North American Philips Corp., Signetics Div. CMOS driver circuit having reduced switching noise
US5285116A (en) * 1990-08-28 1994-02-08 Mips Computer Systems, Inc. Low-noise high-speed output buffer and method for controlling same
US5019728A (en) * 1990-09-10 1991-05-28 Ncr Corporation High speed CMOS backpanel transceiver
US5038058A (en) * 1990-11-06 1991-08-06 Motorola, Inc. BiCMOS TTL output driver
JP2623374B2 (ja) * 1991-02-07 1997-06-25 ローム株式会社 出力回路
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
US5168178A (en) * 1991-08-30 1992-12-01 Intel Corporation High speed NOR'ing inverting, MUX'ing and latching circuit with temperature compensated output noise control
US5218239A (en) * 1991-10-03 1993-06-08 National Semiconductor Corporation Selectable edge rate cmos output buffer circuit
MY118023A (en) * 1991-10-25 2004-08-30 Texas Instruments Inc High speed, low power high common mode range voltage mode differential driver circuit
US5248907A (en) * 1992-02-18 1993-09-28 Samsung Semiconductor, Inc. Output buffer with controlled output level
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
EP0575676B1 (en) * 1992-06-26 1997-12-29 Discovision Associates Logic output driver
US5313118A (en) * 1992-07-06 1994-05-17 Digital Equipment Corporation High-speed, low-noise, CMOS output driver
US5315174A (en) * 1992-08-13 1994-05-24 Advanced Micro Devices, Inc. Programmable output slew rate control
US5329184A (en) * 1992-11-05 1994-07-12 National Semiconductor Corporation Method and apparatus for feedback control of I/O characteristics of digital interface circuits
US5334882A (en) * 1992-12-14 1994-08-02 National Semiconductor Driver for backplane transceiver logic bus
US5296756A (en) * 1993-02-08 1994-03-22 Patel Hitesh N Self adjusting CMOS transmission line driver

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991020129A1 (de) * 1990-06-12 1991-12-26 Robert Bosch Gmbh Schaltung zur begrenzung der signalanstiegsgeschwindigkeit von ausgangssignalen integrierter schaltkreise

Also Published As

Publication number Publication date
JP3476465B2 (ja) 2003-12-10
KR960702959A (ko) 1996-05-23
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EP0702859A1 (en) 1996-03-27
US5438282A (en) 1995-08-01
DE69411388T2 (de) 1999-02-25
JPH09502577A (ja) 1997-03-11
DE69411388D1 (de) 1998-08-06
EP0702859B1 (en) 1998-07-01

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