KR100302889B1 - Cmos버스및전송라인수신기 - Google Patents

Cmos버스및전송라인수신기 Download PDF

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KR100302889B1
KR100302889B1 KR1019950705551A KR19950705551A KR100302889B1 KR 100302889 B1 KR100302889 B1 KR 100302889B1 KR 1019950705551 A KR1019950705551 A KR 1019950705551A KR 19950705551 A KR19950705551 A KR 19950705551A KR 100302889 B1 KR100302889 B1 KR 100302889B1
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제임스 알. 쿠오
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클라크 3세 존 엠.
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Abstract

전송라인으로부터 데이타 시스템으로 2 진 신호를 제공하는 수신기는 개시된다. 상기 수신기는 기준 전압을 입력 전압에 비교하고 상기 비교에 응답하여 상기 비교기 출력 신호를 제공하는 차동 비교기(22)를 포함한다. 상기 비교기 출력 신호는 상기 입력 전압이 상기 기준 전압보다 큰지 작은지를 나타낸다. 제 1 전류원은 상기 차동 비교기에 전류를 제공하도록 상기 차동 비교기에 연결된다. 상기 제 1전류원은 상기 입력 전압이 상기 기준 전압보다 크든 작든간에 상기 비교기에 거의 동일한 양의 전류를 제공하고, 상기 제 1 전류원은 온도가 증가하는 경우 상기 제 1 전류원에 의해 제공되는 전류가 증가하도록 양(+)온도 계수를 지닌다. 중간단(26)은 중간단 출력 신호를 발생시키도록 상기 비교기 출력 신호를 증폭하고 상기 중간단 출력 신호를 온도의 변화에 대하여 보상한다.

Description

[발명의 명칭]
CMOS 버스 및 전송 라인 수신기
[도면의 간단한 설명]
제 1 도는 미래 버스+시스템에서의 버스 레벨의 계층에 대한 예시도이다.
제 2도는 미래버스+시스템의 백플레인 버스 및 미래버스+시스템에서의 프로세서의 데이타 버스 사이의 데이타 송수신기의 배치를 예시하는 블록 다이어그램이다.
제 3도는 선행기술의 GTL 전송라인 수신기를 예시하는 개략적인 다이어그램이다.
제 4 도는 본 발명에 따른 CMOS 전송라인 수신기를 예시하는 개략적인 다이어그램이다.
제 5 도는 제 4 도에 도시된 전송라인 수신기와 함께 사용될 수 있는 CMOS 온도 보상회로를 예시하는 개략적인 다이어그램이다.
제 6도는 출력 인버터를 지니는 본 발명에 따른 CMOS전송라인 수신기를 예시하는 개략적인 다이어그램이다.
제 7 도는 3 상태 출력 회로를 지니는 본 발명에 따른 CMOS 전송라인 수신기를 예시하는 개략적인 다이어그램이다.
제 8 도는 3 상태 출력회로를 지니는 본 발명에 따른 CMOS 전송라인 수신기를 예시하는 개략적인 다이어그램이다.
[발명의 상세한 설명]
[관련 출원]
본원은 본 출원과 함께 동일자로 모두 출원되었으며 미합중국, 캘리포니아, 산타 클라라 소재의 National Semiconductor Corporatian에게 공통으로 양도되어 있는, 이하의 계류중에 있는 출원 : 발명의 명칭이 "Programmable CMOS Current Source Having Positive Temperature Coefficient" 인 James Kuo 명의의 미합중국 특허출원 제 08/073,939 호 ; 발명의 명칭이 "CMOS BTL compatible Bus and Transmission Line Driver" 인 James Kuo 명의의 미합중국 특허출원 제 O8/073,534호 : 발명의 명칭이 "CMOS Bus and Transmission Line Driver Having compensated Edge Rate Control" 인 James Kuo 명의의 미합중국 특허출원 제 08/073,304호 ; 및 발명의 명칭이 "Programmable CMOS Bus and Transmission Line Driver" 인 James Kuo 명의의 미합중국 특허 제 08/073,679 호에 관련되어 있다. 상기에 언급된 출원은 본 발명에 관한 배경 정보를 제공하도록 본원에 참고로 기재된 것이다.
[발명의 배경]
1. 발명의 분야
본 발명은 라인 인터페이스 디바이스에 관한 것이며, 구체적으로는 CMOS 디지탈 회로를 전송라인에 인터페이스하는데 사용되는 CMOS 버스 및 전송라인 수신기에 관한 것이다.
2. 관련기술의 설명
디지탈 시스템은 원하는 태스크(task)를 이행하도록 서로 협동 및 통신 하는 여러개의 초대규모 집적(VLSI)회로를 포함하는 것이 전형적이다. 제1도는 전형적인 디지탈 시스템을 예시하는 것이다. 상기 VLSI 회로는 "도터 보드(daughter board)"로서 언급되는 여러개의 회로 보드상에 장착된다. 각각의 도터 보드는 여러개의 VLSI 회로를 수용할 수 있다. 다시, 상기 도터 보드는 개별적인 도터 보드 사이의 통신을 용이하게 하기 위한 회로를 지니는 "마더 보드(mother board)"에 의해 수용된다.
개별적인 VLSI회로는 전송 매체에 의한 2진 통신용으로 상호 접속된다. 전송 매체는 일반적으로 버스를 형성하도록 함께 모여져 있다. 디지탈 시스템에서 사용되는 버스의 갯수, 사이즈 및 형태는 범용 용도로나 보다 특정의 산업 표준 데이타 통신 구성에 따라 설계될 수 있다. 그중 한 산업 표준은 소위 IEEE 896. 1 미래버스 + 표준이다. 상기 미래버스 + 표준은 내부 컴퓨터 버스 아키텍쳐를 구현하기 위한 프로토콜을 제공한다.
제1도는 미래버스 시스템에서 사용될 수 있는 여러 상이한 버스 레벨의 계층을 예시한 것이다. "구성요소 레벨버스"는 단일의 도터 보드상에 배치된 여러개의 VLSI회로를 상호 접속시키는데 사용되며, "백플레인 버스(backplane bus)"는 한 도터 보드의 VLSI 회로를 타 도터 보드의 VLSI 회로에 상호 접속시키는데 사용된다. 따라서, 구성요소 레벨 버스는 각각의 도터 보드상에 구성되고, 백플레인 버스는 마더 보드상에 구성된다.
상기 구성요소 및 백플레인 버스를 형성하는 전송 매체는 도터 및 마더 보드의 인쇄회로 보드(PCB)기판상에 형성되는 트레이스(trace)인 것이 전형적이다. 마이크로스트립 트레이스 및 스트립라인 트레이스는 대략 50Ω - 7OΩ 정도의 특성 임피던스를 지니는 전송 라인을 형성하는데 사용될 수 있다. 병렬 저항성 종단때문에, 전송라인의 실효 저항은 25Ω - 35Ω 정도로 낮을 수 있다.
데이타 송수신기(TRANSmitter/reCEIVER)는 전송 매체에 VLSI 회로를 인터페이스하는데 사용된다. 제 2도는 VLSI회로와 나머지 디지탈 시스템 사이의 통신을 용이하게 하기 위한 VLSI회로의 데이타 버스 및 미래 버스 + 시스템의 백플레인 버스 사이에서의 데이타 송수신기의 위치 선정을 예시한 것이다.
데이타 송수신기는 정보를 전송 매체로 전송하고 그러한 정보를 상기 전송 매체로부터 수신할 수 있는 판독/기록 단말기이다. 송수신기는 라인 구동기단(또는 간단히 "구동기") 및 수신기 단(또는 간단히 "수신기")을 포함하는 것이 전형적이다. 전송라인 구동기 및 수신기의 통상적인 목적은 전기적으로 먼 거리에 걸친 다양한 환경을 통해 신속하고 신뢰성있게 데이타를 전송하는 것이다. 이러한 태스크는 외부적으로 도입된 잡음 및 접지이동이 데이타를 심각하게 열화시킬 수 있다라는 사실에 의해 복잡해 진다.
구동기는 VLSI회로로부터의 디지탈 신호 출력을 증폭함으로써 상기 신호가 전송 매체상에 적절히 전송될 수 있게 한다. 수신기는 전송 매체로부터 신호를 수신하고 상기 매체로부터 수신된 디지탈 정보를 나타내는 출력을 VLSI 회로에 제공하는 차동 증폭기인 것이 전형적이다.
종래의 구동기는 서로 다른 집적회로 기술과의 양립 가능성을 제공하도록 레벨 시프트 능력을 포함하는 것이 보통이다. 구체적으로 기술하면, 구동기가 전송 매체를 거쳐 신호를 전송하기전에, 상기 구동기는 예컨대 CMOS, TTL, ECL등과 같은 VLSI 회로에 의해 사용되는 공칭 전압 스윙(또는 "동적 신호범위")을, 상기 전송 매체에 의해 사용되는 상이한 전압 스윙으로 변환시킨다. 따라서, 구동기는 디지탈 신호를 증폭시킬 뿐만 아니라, 상기 신호의 공칭 전압 스윙도 변환시킨다. 종래의 수신기는 상기 전송매체로부터 신호를 수신하고 상기 공칭 전압 스윙을 다시 VLSI 회로에 의해 사용되는 전압 스윙으로 변환시킨다.
CMOS 기술은 고밀도로 그리고 바이폴라 대응부보다 휠씬 더 낮은 전력 소모로 VLSI 회로를 구현하는데 흥미를 끈다. 그러나, 표준 TTL 또는 CMOS 회로는 5 볼트와 접지 사이로 동작하는데, 이로 인해 상기 회로가 종단 전송라인을 구동시키는 경우 지나친 전력을 소모하게 한다. ECL은 종단 전송라인을 구동시키는데 여러해동안 사용되어 왔으나, ECL은 비교적 높은 전력을 소모시킨다.
상이한 공칭 전압 스윙은 전력을 보존하기 위하여 전송 매체를 통해 데이타를 전송하는 경우에 사용되는 것이 보통이다. 구체적으로 기술하면, 상기 구동기에 의해 내부적으로 소비되는 전력은 전송라인에 인가하는 2진 신호의 공칭 전압 스윙에 비례한다. 그러므로, 전력 소비는 상기 구동기가 전송 라인을 통해 비교적 작은 전압 스윙을 지니는 신호를 전송하는 경우에 감소된다.
신호는 BTL(백플레인 송수신기 논리)신호 레벨로 전송라인을 통해 전송되는 것이 통상적이었다. 신호 레벨 표준은 "백플레인 "으로 나타내는데, 그 이유는 BTL이 주로 마더 보드의 백플레인 버스내에서 사용되어 왔기 때문이다. BTL의 공칭 전압 스윙이 1.0볼트(논리 저레벨)내지 2.1볼트(논리 고레벨)이기 때문에, 전력 소모는 신호가 CMOS(0 볼트 내지 3.3 볼트 또는 0 볼트내지 5.0 볼트)나 TTL(0 볼트 내지 3.5 볼트)신호 레벨로 전송라인을 통해 전송된 경우보다 적다.
신호는 또한 Gunning 명의의 미합중국 특허 제 5,023,488 호("Gunning")에 개시된 소위 "GTL" 신호레벨로 전송라인을 통해 전송되어 왔다. Gunning은 VLSI CMOS 회로를 전송 라인에 인터페이스하기 위한 그러한 GTL 구동기 및 수신기를 개시하고 있다. GTL 의 공칭 전압 스윙은 0.3 볼트(논리 저레벨)내지 1.2 볼트(논리 고레벨)이다.
제 3 도는 기본적인 GTL 수신기(10)를 도시한 것이다. 상기 수신기(10)의 전치(front - end)부는 기본적으로 CMOS 차동 비교기(12)이다. 상기 비교기(12)는 2 개의 p - 채널 트랜지스터(M1, M2)를 지니며, 이들은 서로에 연결된 소오스 및 2개의 n -채널 트랜지스터(M5, M4)각각의 드레인에 연결된 드레인을 지닌다. 트랜지스터(M5, M4)는 서로에 연결된 게이트 및 전압 공급원(Vss)에 연결된 소오스를 지닌다. 현단계의 분석을 위해, Vss가 접지 전위와 동일하다고 가정된다. 트랜지스터(M4)의 드레인은 게이트에 연결된다.
p - 채널 전류원 트랜지스터(M3)는 트랜지스터(M1, M2)의 소오스와 전압 공급원(VDD)사이에 연결된다. 트랜지스터(M3)의 목적은 상기 비교기(12)에 전류를 공급하는 것이다. 상기 비교기(12)에 의해 비교되는 전압 신호는 종단 전송라인(VIN)상에 존재하는 전압 및 기준전압(VREF)이다. VREF는 트랜지스터(M2)의 게이트에 연결되고, VIN은 트랜지스터(M1)의 게이트에 연결된다. 더군다나, VIN은 전류원 트랜지스터(M3)의 게이트에 연결된다. 더군다나, VREF는 GTL 전압 스윙의 중점인 0.8 볼트로 세트된다.
VIN이 "저레벨" 즉 대략 0.3 볼트와 동일한 경우, 트랜지스터(M3, M1)모두는 소오스에서 드레인으로 전류를 도통시킨다. 트랜지스터(M2)는 도통하지 않는데, 그 이유는 트랜지스터(M2)의 게이트 전압이 트랜지스터(M1)의 게이트 전압보다 크기 때문이다. 다시 말하면 트랜지스터(M1)가 더 심하게 턴온되기 때문에, 전류는 트랜지스터(M2)보다는 오히려 트랜지스터(Ml)로 흐르게 된다. 트랜지스터(M3, M1)가 도통하기 때문에, 트랜지스터(M5)의 드레인은 고레벨로 된다. 트랜지스터(M5)의 드레인에 걸린 고 신호레벨은 2개의 인버터(14, 16)에 의해 증폭되어 출력(VOUT)을 발생시킨다.
VIN"고레벨", 즉 대략 1.2 볼트와 동일할 경우, 트랜지스터(M3)는 전류를 소오스로부터 드레인으로 도통시키는데, 그 이유는 VDD가 3.3 볼트와 동일하기 때문이다. 즉 트랜지스터(M3)의 VSG가 그의 한계 전압(VTH)보다 크기 때문이다. 그러나, 트랜지스터(M1)는 전류의 도통을 중지하며 트랜지스터(M2)는 전류의 도통을 개시하는데, 그 이유는 트랜지스터(M2)의 게이트 전압이 트랜지스터(M1)의 게이트 전압보다 작기 때문이다. 다이오드 접속형 트랜지스터(M4)는 전류를 드레인으로부터 소오스로 도통시키며, 이로 인해 트랜지스터(M5)가 전류를 드레인으로부터 소오스로 도통하게 하는데, 그 이유는 트랜지스터(M4, M5)가 전류 미러를 형성하기 때문이다. 트랜지스터(M5)가 도통하기 때문에, 트랜지스터(M5)의 드레인은 저레벨로 된다. 트랜지스터(M5)의 드레인에 걸린 저신호 레벨은 인버터(14, 16)에 의해 증폭되어 출력(VOUT)을 발생시킨다.
상기 GTL수신기(10)는 여러가지의 단점에 직면하고 있다 첫째로, 상기 수신기(10)는 불량한 AC공통 성분 제거를 지닌다. 즉, 데이타 펄스 스큐는 공통 성분 레벨에 따라 변화하는 경향을 지닌다. 구체적으로 기술하면, 인버터(14)로의 전류의 충, 방전은 트랜지스터(M3)의 게이트에의 VIN의 접속에 기인하여 서로 다르다. 다시 말하면, 트랜지스터(M3)에 의해 도통되는 전류의 양은 VIN이 저레벨일 경우 보다는 VIN이 고레벨일 경우에 상이한데, 그 이유는 VIN이 저레벨일 경우에 트랜지스터(M3)가 더 심하게 턴온되기 때문이다(즉, VIN이 저레벨일 경우에 VSGM3가 더 크기 때문이다). 따라서, VIN이 저레벨일 경우 트랜지스터(M5)의 드레인으로부터 도통되는 전류의 양보다 크다. 이로 인해 인버터(14)의 입력은 VIN이 저레벨로 되는 것보다 신속하게 고레벨로 되게 하는데, 그 이유는 충전 전류가 방전 전류보다 크며, 그 결과 수신기(10)의 스큐를 증가시키는 저레벨로부터 고레벨로의 전파 지연보다는 더 큰 고레벨로부터 저레벨로의 전파 지연을 지니는 VOUT를 초래시키기 때문이다.
둘째로, 인버터(14, 16)뿐만 아니라 전류원 트랜지스터(M3)에 의해 도통되는 전류는 모두 온도 및 공급전압(VDD)에 의존한다. 이로 인해 수신기(10)의 전파 지연은 온도 및 공급 전압 변화에 영향을 받게 된다. 구체적으로 기술하면, 온도가 증가하는 경우, 트랜지스터(M3)에 의해 도통되는 전류는 감소하는데, 이는 트랜지스터(M5)의 드레인에 걸린 전압 레벨의 천이 시간을 증가시킨다. 상기 증가된 천이 시간은 수신기(10)의 전파 지연을 증가시킨다. 그 반면에, 온도가 감소하는 경우, 트랜지스터(M3)에 의해 도통되는 전류는 증가하는데, 이는 전파 지연을 감소시킨다. 전압 공급(VDD)이 감소하는 경우, 전류가 감소하는데, 이는 전파 지연을 증가시키고, 전압 공급(VDD)이 증가하는 경우, 전류가 증가하는데, 이는 전파 지연을 감소시킨다.
세째로, 온도 변화는 또한 불량한 펄스 충실도를 야기시키며, 인버터(14, 16)는 상기 펄스 충실도를 개선시키기에 충분하지 않다. 또한, 수신기(10)의 입력 감도는 전류 변화에 기인한 온도의 변화에 따라 열화한다.
따라서, 선행기술의 GTL 수신기(10)의 단점을 극복하는 전송라인 수신기에 대한 필요성이 있다.
[발명의 개요]
본 발명은 전송라인으로부터 2진 신호를 데이타 시스템으로 제공하기 위한 수신기를 제공한다. 상기 수신기는 입력 전압과 기준 전압을 비교하고 상기 비교값에 응답하여 비교기 출력 신호를 제공하기 위한 차동 비교기를 포함한다. 상기 비교기 출력신호는 입력 전압이 기준 전압보다 큰지 아니면 작은지의 여부를 나타낸다. 그 이외에도, 제 1전류원은 상기 차동 비교기에 연결되어 전류를 상기 차동 비교기에 제공한다. 상기 제 1전류원은 입력 전압이 기준전압 보다 크든 작든간에 상기 차동 비교기에 거의 동일한 양의 전류를 제공하고, 상기 제 1 전류원은 온도가 증가하는 경우 상기 제 1 전류원에 의해 제공된 전류가 증가하도록 양(+)온도 계수를 지닌다.
본 발명의 변형 실시예는 전송 라인으로부터 데이타 시스템으로 2진 신호를 제공하기 위한 수신기를 제공한다. 상기 수신기는 차동 비교기 및 중간단을 포함한다. 상기 중간단은 중간단 출력 신호를 발생시키도록 상기 비교기 출력 신호를 증폭하고 온도의 변화에 대해 상기 중간단 출력 신호를 보상한다.
본 발명의 특징 및 이점에 대한 보다 양호한 이해는 본 발명의 원리가 사용되는 예시적인 실시예를 보여주는 이하 발명의 상세한 설명 및 첨부된 도면을 참조하면 실현될 것이다.
[바람직한 실시예에 대한 상세한 설명]
제 4 도는 본 발명에 따른 CMOS 전송라인 수신기(20)를 도시한 것이다. 상기 수신기(20)는 전송라인 입력(VIN)에 연결되어 CMOS 회로 출력(VOUT)에 수신된 신호를 제공한다. 상기 출력(VOUT)은 CMOS동적 신호범위, 즉 논리 저레벨 = 0 볼트 및 논리 고레벨 = 3.3 볼트내에서 동작한다. 수신기(20)는 입력(VIN)에서 BTL 또는 소위 "GTL" 레벨 신호를 수신하도록 프로그램될 수 있다. BTL레벨 신호는 대체로 1.0볼트(논리 저레벨)내지 2.1볼트(논리 고레벨)의 전압 스윙을 지니며, GTL 레벨 신호는 대체로 0.3 볼트 ± 0.1 볼트(논리 저레벨)내지 1.2볼트 ± 5 %(논리 고레벨)의 전압 스윙을 지닌다. 상기 수신기(20)는 BTL 에 대하여는 1.55 볼트나 GTL에 대하여는 0.8 볼트와 대략 동일한 VREF를 세트시킴으로써 프로그램된다. 상기 수신기(20)가 BTL 레벨 신호를 수신하도록 프로그램되든 GTL 레벨 신호를 수신하도록 프로그램되든, 상기 수신기(20)는 출력(YOUT)에서 CMOS 레벨 신호를 발생시킨다.
상기 수신기(20)는 공정 기술에 따라, 250 MHz나 그 이상에 이르는 데이타 속도로 동작될 수 있다. 상기 수신기(20)의 전파 지연은 온도 및 전압 공급(VDD)변화에 비교적 영향을 받지 않으며, 양호한 펄스 충실도는 또한 온도 변화시에 달성된다. 데이타 펄스 스큐는 공통 성분 범위에 걸쳐 250 피코 - 초이하이며, 입력 감도는 온도 및 전압 공급 변동에 대하여 비교적 일정하게 된다.
대개, 상기 수신기(20)는 전압레벨(VT)에 종단되는 비교적 낮은 임피던스 전송라인에 연결된다. VT는, 수신기(20)가 BTL레벨 신호를 수신하도록 프로그램되는 경우에 대략 2.1 볼트 정도이거나 수신기(20)가 GTL 레벨 신호를 수신하도록 프로그램되는 경우에 대략 1.2 볼트 정도이다. 전송라인은 대략 50Ω- 7OΩ정도의 특성 임피던스를 지니는 마이크로스트립 트레이스 또는 스트립 라인 트레이스인 것이 전형적이다. 대개, 전송라인은 그의 특성 임피던스에서 종단되는 양단부를 지닌다. 병렬 종단 저항기의 실효 저항은 25Ω - 35Ω인 것이 보통이다.
수신기(20)는 CMOS 차동 비교기(22), 전류원 p - 채널 트랜지스터(M20), 온도 보상회로(40), 및 중간단(26)을 포함한다.
CMOS 차동 비교기(22)는 입력 전압(VIN)에 기준전압(VREF)을 비교하고 상기 비교에 응답하여 비교기 출력 신호(VCOM)를 제공한다. VCOM은 VIN이 VREF보다 큰지 작은지를 나타낸다.
차동 비교기(22)는 서로 연결된 소오스를 지니는 2 개의 p - 채널 트랜지스터(M52, M53)를 포함한다. 2 개의 n-채널 트랜지스터(M88, M86)는 서로 연결된 게이트 및 소오스를 지니며 트랜지스터(M52, M53)의 드레인에 각각 연결된 드레인을 지닌다. 트랜지스터(M86)의 드레인은 그의 게이트에 연결된다. 트랜지스터(M52)의 게이트는 VIN을 수신하고, 트랜지스터(M53)의 게이트는 VREF를 수신하며, 트랜지스터(M88)의 드레인은 VCOM을 제공한다.
차동 비교기(22)의 기본 동작은 상기에 기술한 선행기술의 수신기(10)의 차동 비교기(12)의 동작과 유사하다. 예를들면, GTL 레벨 신호가 VIN에서 수신되는 경우, VREF는 GTL 전압 스윙의 중점인 대략 0.8 볼트로 세트된다. VIN이 저레벨인 경우, 즉 VIN= 0.3 볼트인 경우, 전류는 트랜지스터(M52)에 의해 도통되고 상기 트랜지스터(M52)는 VCOM을 고레벨로 되게 한다. 그 반면에, VIN이 고레벨인 경우, 즉 VIN= 1.2 볼트인 경우, 전류는 트랜지스터(M53)에 의해 도통되고 상기 트랜지스터(M53)는 VCOM을 저레벨로 되게 한다. BTL 레벨 신호가 VIN에서 수신되는 경우, VREF는 대략 1.55볼트로 세트되고, 그러하지 않은 경우에는 차동 비교기(22)의 동작이 동일하다.
비록 차동 비교기(22)의 기본 동작이 상기에 기술한 차동 비교기(12)와 유사하더라도, 상기 차동 비교기(22)의 성능은 전류원 트랜지스터(M20) 및 온도 보상회로(40)의 사용에 의해 대단히 개선된다. 트랜지스터(M20) 및 온도 보상회로(40)의 결합은 차동 비교기(22)에 전류를 제공하기 위한 전류원을 형성한다.
구체적으로 기술하면, p - 채널 트랜지스터(M20)는 전압 공급원(VDD)에 연결된 소오스 및 차동 비교기(22)의 트랜지스터(M52)의 소오스에 연결된 드레인을 지닌다. 트랜지스터(M20)의 게이트는 온도 보상회로(40)의 출력(VOP)에 연결된다. 온도 보상회로는 출력(VOP)을 거쳐 트랜지스터(M20)의 게이트 전압을 조정하여 상기 차동 비교기(22)에 전류를 제공하고 상기 전류의 레벨을 조정하여 온도의 변화를 보상한다. 온도 보상회로(40)에 기인하여 수신기(20)의 전파지연이 온도변화, 공급전압(VDD)변화, 및 공정변화에 비교적 영향을 주지 않게 한다.
온도 보상회로(40)의 구조 및 동작뿐만 아니라, MOSFET 트랜지스터상의 온도 변화의 효과는 제 5도를 참조하여 하기에 상세히 기술될 것이다. 그러나, 알다시피, 온도 보상회로(40)의 주요 구성요소는 양(+)온도 계수 전류 발생 회로(42)(제 5도 참조)이며, 이로인해 온도가 증가할 경우 트랜지스터(M20)에 의해 도통되는 전류가 증가하게 된다. 그러나, 수신기(20)의 기본 동작에 관한 현재의 토론을 위해, 트랜지스터(M20)가 차동 비교기(22)의 트랜지스터(M52, M53)의 소오스에 정상(steady)전류를 도통시키도록 출력(VOP)이 트랜지스터(M20)상에 소오스 - 게이트 전위(VSG)를 유지시킨다고 가정될 수 있다.
선행기술의 수신기(10)에서, 트랜지스터(M3)는 차동 비교기(12)에 전류를 제공한다. 트랜지스터(M3)는 VIN에 의해 제어되고, 이로인해 상기 트랜지스터(M3)는 VIN이 고레벨일 경우의 방전 전류보다 VIN이 저레벨일 경우 보다 높은 충전 전류를 제공하게 된다. 그 반면에, 트랜지스터(M20) 및 온도 보상회로(40)에 의해 형성되는 전류원은 트랜지스터(M20)가 VIN에 의해 제어되지 않기 때문에 VIN이 VREF보다 크든 작든 실질적으로 동일한 양의 전류를 차동 비교기(22)에 제공한다. 이와같이 차동 비교기에 제공되는 대칭 전류에 기인하여 수신기(20)는 매우 양호한 스큐를 지니게 된다. 더군다나, 온도 보상회로(40)의 양(+)온도 계수 전류 발생회로에 기인하여 차동 비교기(22)에 제공되는 전류는 온도의 변화에 대해 보상받게 된다.
제 4도에 도시된 실시예에서, 트랜지스터(M20)는 채널 폭이 160㎛이며 채널 길이가 1㎛이다. 더군다나, 트랜지스터(M52, M53)는 채널폭이 100㎛이며 채널 길이가 1㎛이고, 트랜지스터(M86, M88)는 채널폭이 26㎛이며 채널 길이가 1㎛이다. 이들은 단지 바람직한 채널 사이즈를 지니며 특정 용도의 필요성에 알맞도록 변화될 수 있다는 점을 이해하여야 한다.
중간 단(26)은 비교기 출력신호(VCOM)를 증폭시켜 중간단 출력신호(VMID)를 발생시키며 온도의 변화에 대해 VMID를 보상한다. 상기 중간 단(26)은 n-채널 트랜지스터(M89), p - 채널 전류원 트랜지스터(M58), 및 음(-)온도 계수 전류원(28)을 포함한다.
트랜지스터(M89)는 그의 게이트에서 VCOM을 수신하며, 트랜지스터(M86, M88)의 소오스에 연결된 소오스를 지니고, 그의 드레인에서 VMID를 발생시킨다. 트랜지스터(M58)는, 온도 보상회로(40)와 함께 양(+)온도 계수 전류원을 형성하여 VMID에 연결될 수 있는, 인버터(30)와 같은 회로에 전류를 제공하며 그러한 전류를 온도의 변화에 대해 보상한다. 트랜지스터(M58)는 VDD에 연결된 소오스 및 트랜지스터(M89)의 드레인에 연결된 드레인을 지닌다. 트랜지스터(M58)의 게이트 전압은 온도 보상회로(40)의 출력(VOP)에 의해 조정된다.
음(-)온도 계수 전류원(28)은 VMID에 연결될 수 있는, 인버터(30)와 같은 회로에 전류를 제공한다. MOSFET 트랜지스터상의 온도 변화의 효과는 제 5 도를 참조하여 하기에 상세히 기술될 것이다. 그러나, 현재의 토론을 위하여, 온도가 증가할 경우 양(+)온도 계수 전류원이 전류를 증가시키고 온도가 감소할 경우 양(+)온도 계수 전류원이 전류를 감소시키며 온도가 증가할 경우 음(-)온도 계수 전류원이 감소하고 온도가 감소할 경우 음(-)온도 계수 전류원이 증가한다고 가정되어야 한다.
전류원(28)은 p - 채널 트랜지스터(M109)및 저항기(R108)를 포함하는 바이 어싱 회로 및 p-채널 트랜지스터(M107)를 포함한다. 트랜지스터(M107)는 VDD에 연결된 소오스 및 트랜지스터(M58)의 드레인에 연결된 드레인을 지닌다. 상기 바이어싱 회로는 트랜지스터(M107)의 소오스 및 드레인 사이에 전압을 인가하고 상기 트랜지스터(M107)에 기인하여 그의 채널이 음(-)온도 계수를 지니는 전류를 도통시키게 된다. 트랜지스터(M109)는 VDD에 연결된 소오스 및 드레인 및 트랜지스터(107)의 게이트에 연결된 게이트를 지닌다. 저항기(R108)는 트랜지스터(M89, M86, M88)의 소오스와 공통인 노드 및 트랜지스터(M109)의 드레인 사이에 연결된다.
동작시, VCOM이 고레벨일 경우, 트랜지스터(M89)는 드레인으로부터 소오스로 전류를 도통시키고, 상기 트랜지스터(M89)는 VMID를 저레벨로 되게 한다. VMID가 저레벨일 경우, 방전 전류는 트랜지스터(M89)에 의해 인버터(30)로부터 접지로 도통된다. VCOM을 거쳐 트랜지스터(M89)의 게이트에 제공되는 전류가 트랜지스터(M20)에 의해 발생되기 때문에 트랜지스터(M89)에 의해 도통되는 전류에는 약간의 온도 보상이 제공된다. 상기에 설명된 바와같이, 트랜지스터(M20)는 양(+)온도 계수를 지니는 전류를 제공한다. 따라서, 트랜지스터(M89)의 채널에 의해 도통되는 방전 전류는 온도의 변화에 대해 보상된다.
VCOM이 저레벨로 스위칭되는 경우, 즉 VCOM= 접지인 경우, 트랜지스터(M89)의 게이트는 저레벨로 되고, 이로인해 트랜지스터(M89)가 차단되게 한다. 이 때, VMID는 트랜지스터(M58)에 의해 고레벨되고 충전 전류는 트랜지스터(M58)의 채널에 의해 인버터(30)로 도통된다.
그러므로, 트랜지스터(M58)는 VMID를 거쳐 충전 전류를 인버터(30)에 제공하고 트랜지스터(M89)는 인버터(30)로부터 VMID를 거쳐 방전 전류를 제공한다. 트랜지스터(M58)에 의해 발생되는 충전 전류는, 트랜지스터(M58)의 게이트가 VOP에 연결되어 있기 때문에 온도 변화에 대해 직접 보상된다. 그러나, 트랜지스터(M89)에 의해 발생되는 방전 전류는, 트랜지스터(M89)의 게이트가 트랜지스터(M20)에 의해 제어되기 때문에, 온도 변화에 대해 단지 간접적으로 보상된다. 트랜지스터(M20, M58)모두는 양(+)온도 계수를 지니는 전류를 발생시킨다. 따라서, 트랜지스터(M58)에 의해 인버터(30)에 제공되는 충전 전류는 양(+)온도 계수를 지니며 트랜지스터(M89)에 의해 제공되는 인버터(20)로부터의 방전 전류는 또한 양(+)온도 계수를 지니는데, 그 이유는 트랜지스터(M89)가 트랜지스터(M20)에 의해 제어되기 때문이다. 트랜지스터(M89)에 의해 발생되는 방전 전류가 온도 변화에 대해 단지 간접적으로 보상되기 때문에, 인버터(30)상의 양(+)온도 계수 효과는 트랜지스터(M58)에 의해 제공되는 충전 전류의 효과로부터 다소간 감쇠된다.
그러므로, VCOM이 저레벨일 경우 트랜지스터(M58)에 의해 인버터(30)로 도통되는 충전 전류는 VCOM이 고레벨일 경우 트랜지스터(M89)에 의해 인버터(30)로부터 도통되는 방전 전류보다 큰 양(+)온도 계수 보상효과를 지닌다.
음(-)온도 보상 전류원(28)이 없는 경우, 트랜지스터(M858, M89)에 의해 도통되는 전류 사이의 온도 보상 대칭의 결핍은 수신기(20)의 스큐를 열화시킨다. 상기 음(-)온도 보상 전류원(28)의 목적은 이러한 온도 보상 대칭의 결핍을 보정하는 것이다. 구체적으로 기술하면, 트랜지스터(M107)에 의해 제공되는 음(-)온도 계수 전류는 트랜지스터(M20)에 의해 제공되는 전류상에서의 트랜지스터(M89)에 의해 제공되는 감쇠와 유사한 방식으로 트랜지스터(M58)에 의해 제공되는 충전 전류의 양(+)온도 계수효과를 감소시키려는 경향을 지닌다. 충전(소오스)전류 및 방전(싱크(sink))전류가 거의 동일한 온도계수를 지니기 때문에, VMID는 온도변화동안 조차도 상숭 및 하강 구간 사이에 거의 영(0)스큐를 유지한다.
트랜지스터(M107)는 비교적 정상 전류를 인버터(30)에 제공하는데, 그 이유는 트랜지스터(M109)가 트랜지스터(M107)에 비교적 정상 소오스 - 게이트 전압(VSG)을 제공하기 때문이다. 구체적으로 기술하면, 트랜지스터(M109)는 다이오드 접속되어 있는데, 이로인해 트랜지스터(M109)가 저항기(R108)를 통해 비교적 정상 전류를 도통하게 된다. 트랜지스터(M109, M107)는 소오스 - 게이트 전압(VSG)이 동일하기 때문에 동일한 전류를 도통시킨다는 것을 의미하는 전류 미러를 형성한다.
따라서, 중간 단(26)은 VCOM을 증폭하여 VMID를 발생시킴으로써 그리고 충방전 상태에 대해 거의 동일한 전압인 VMID에 온도 보상을 제공함으로써 수신기(20)의 성능을 개선시킨다. 더군다나, 중간단(26)은 VCOM의 부가적인 파형을 제공한다.
제 4도에 도시된 실시 예에서, 트랜지스터(M58)는 50㎛인 채널폭 및 1㎛인 채널 길이를 지니며, 트랜지스터(M89)는 40㎛인 채널폭 및 1㎛인 채널길이를 지니고, 트랜지스터(M109)는 10㎛인 채널폭 및 1㎛인 채널길이를 지닌다. 저항기(R108)는 15kΩ 값을 지닌다. 이들은 단지 바람직한 채널 사이즈 및 저항이며 특정 용도의 필요성을 적정하게 하도록 변화될 수 있다.
온도 보상회로(40)는, 트랜지스터(M20, M58)와 함께, 수신기(20)의 전파 지연이 온도 변화, 공급 전압변화, 및 공정 변화에 비교적 영향을 받지 않게 한다. 상기에 기술된 선행기술의 수신기(10)는 그러한 온도 보상 스킴을 전혀 지니지 않는다.
온도 변화는 FET의 성능에 영향을 준다. 온도 변화는 온도 변화는 주변 온도변화, 즉 집적회로를 에워싸는 공기의 온도변화, 및/또는 접합 온도변화, 즉 집적회로에서의 실리콘의 온도 변화의 형태일 수 있다. 주변 온도 변화는 접합 온도 변화를 야기시킬수 있으며 이와는 반대일 수 있다.
FET성능은, 온도 변화가 트랜지스터의 상호 콘덕턴스(gm)를 변화시키게 하는 경향을 지니기 때문에 영향을 받는다. 트랜지스터의 전류 도통 채널에 의해 도통되는 전류의 양, 즉 드레인 및 소오스 사이에 도통되는 전류(n-채널에 대하여는 IDS이고 p-채널에 대하여는 ISD임)는 gm에 의해 부분적으로 결정된다. MOSFET의 경우에, 온도가 증가할 경우, 상호 콘덕턴스(gm)는 감소하는데, 이는 전류(IDS, ISD)를 감소하게 한다. 그 반면에, 온도가 감소하는 경우, 상호 콘덕턴스(gm)는 증가하는데, 이는 IDS및 ISD를 증가하게 한다. 따라서, MOSFET 의 채널에 의해 도통되는 전류는 음(-)온도 계수를 지닌다고 말할 수 있다. 더군다나, IDS, ISD및 gm은 온도변화에 따라 선형적으로 변한다.
수신기(20)와 같은 논리 게이트는 여러개의 트랜지스터로부터 구성되는 것이 전형적이다. 논리 게이트의 속도는 개별 트랜지스터의 IDS에 의해 부분적으로 결정되는데, 이는 결과적으로 게이트 속도가 gm 에 비례되게 한다. 논리 게이트를 이루는 각 트랜지스터의 gm 이 온도에 따라 변하는 경우, 각 트랜지스터의 IDS도 변화하는데, 이는 논리게이트의 속도를 온도에 따라 변화하게 한다.
예를들면, 온도가 증가하는 경우, 게이트 속도는 감소하고, 온도가 감소하는 경우, 게이트 속도는 증가한다.
온도 변화에 기인한 게이트 속도의 변화는 바람직스럽지 않은 특성인데, 그 이유는 그러한 변화가 디지탈 시스템의 동기화된 타이밍 동작에 악영향을 줄수 있기 때문이다. 디지탈 시스템은 게이트 속도가 일정하게 된다고 설계자가 보장받을 수 있는 경우에 보다 효율적으로 동작하도록 설계될 수 있다. 그러나, 디지탈 시스템이 다양한 환경에서 동작하여야만 하기 때문에, 주위 및 접합온도 항상 제어될 수 없다. 비교적 일정한 논리 게이트 속도는, 논리 게이트의 MOSFET 트랜지스터의 도통 채널에 의해 도통되는 전류가 온도 변화에도 불구하고 비교적 일정한 레벨로 유지되는 경우에 온도 변화동안 유지될 수 있다.
제 5도는 CMOS 온도 보상회로(40)의 세부적인 구조를 도시한 것이다. 상기 회로(40)는 온도 변화를 보상하도록 트랜지스터(M20, M58) 각각에 의해 발생되는 소오스 - 드레인 전류(ISD)를 조정할 수 있다.
일반적으로, 상기 회로(40)는 온도 변화에 응답하여 게이트 전압을 조정함으로써 온도 변화를 보상하도록 트랜지스터(M20)(아울러 트랜지스터(M58))에 의해 발생되는 ISD를 조정한다.
트랜지스터(M20)가 p-채널 MOSFET이기 때문에 온도가 증가할 경우, 상기 회로(40)는 출력(VOP)을 거쳐 게이트 전압을 조정함으로써 소오스 - 게이트 전압(VSGM20)이 증가하게 한다. VSGM20을 증가시킴으로써, 보다 큰 전류(ISD)는 온도의 증가에 기인한 ISD의 감소를 보상하는 트랜지스터(M20)의 도통채널에 의해 도통된다. 그 반면에, 온도가 감소하는 경우, 상기 회로(40)는 트랜지스터(M20)의 게이트 전압을 조정함으로써 소오스 - 게이트 전압(VSGM20)이 감소하게 한다. VSGM20을 감소시킴으로써, 보다 적은 전류(ISD)는 온도 감소에 기인한 ISD의 증가를 보상하는 트랜지스터의 도통 채널에 의해 도통된다.
VSGM20및 VSGM58은 전류(ISDM20, ISDM58)가 온도 변화동안 비교적 일정한 레벨로 유지되도록 조정(VOP를 거쳐)될 수 있다. 그러나, VSGM20및 VSGM58은 전류(ISDM20, ISDM58)가 실제로 온도 증가동안 증가하고 온도 감소동안 감소하도록 조정된다. 나중의 시나리오에서, VSGM20및 VSGM58은 단순히 첫번째 시나리오에 있는 것보다 약간 더 증가 또는 감소된다. 나중의 시나리오에 따른 전류(ISDM20, ISDM58)의 증가 또는 감소는 트랜지스터(M89)와 같이, 직접적인 온도 보상 시스템을 전혀 지니지 않는 수신기(20)에서의 다른 트랜지스터를 보상하려는 경향을 지닌다. 예를들면, 온도 증가에 응답하여 전류(ISDM20)를 증가시키는 것은 보상받지 않은 MOSFET(M89)에 의해 도통되는 전류를 증가시키려는 경향을 지닌다.
조정회로(40)는 양(+)온도계수 전류 발생단(42), 전류 이송 및 수정단(44), 및 시동단(48)을 포함한다.
상기 전류 발생단(42)은 상기 회로(40)의 중요한 구성요소인데, 그 이유는 상기 전류 발생단이 양(+)온도계수를 지니는 MOSFET 에서 드레인 - 소오스 전류(IM54)를 발생시키기 때문이다. 다시 말하면, 온도가 증가하는 경우, 전류(IMS4)는 증가하고, 온도가 감소하는 경우, 전류(IM54)는 감소한다. 상기에 기술된 바와같이, MOSFET 의 채널에 의해 도통되는 전류는 대개 음(-)온도 계수를 지닌다. 전류(IM54)가 양(+)온도 계수를 지니기 때문에, 상기 전류 이송 및 수정단(44)은 온도변화를 보상하는 출력(VOP)을 발생시키도록 전류(IM54)를 사용할 수 있다.
상기 전류 발생단(42)은 n-채널 트랜지스터(M54), 감시회로(80) 및 전류 발생기(52)를 포함한다. 대개, 상기 양(+)온도 계수 전류(154)는 다음과 같이 발생된다. 상기 전류 발생기(82)는 트랜지스터(M54)의 드레인 및 감시회로(80)에 각각 제공되는 2 개의 실질적으로 동일한 전류(IM54, IM56)를 발생 및 유지한다. 이들 전류중 하나의 강도가 변하는 경우, 상기 전류 발생기(82)는 2 가지의 전류(IM54, IM56)가 실질적으로 동일한 상태를 이루도록 다른 전류의 강도를 변화시킨다. 상기 감시회로(80)는 트랜지스터(M54)의 게이트 및 소오스 사이의 전위차를 감시하고 온도 증가에 웅답하여 전류(IM56)의 강도를 증가시키며, 온도 감소에 응답하여 IM56의 강도를 감소시킨다. 전류(IM56)가 상기 감시회로(80)에 의해 증가되든 감소되든, 상기 전류 발생기(82)는 2가지 전류가 실질적으로 동일한 상태를 이루도록 전류(IM54)를 조정한다. 따라서, 전류(IM546)라서, 전류(IM54)는 온도가 증가할 경우에 증가하고 온도가 감소할 경우에 감소한다.
상기 감시회로(80)는 트랜지스터(M54)의 게이트에 연결된 게이트를 지니는 n-채널 트랜지스터(M56)를 포함한다. 저항기(R30)는 트랜지스터(M54)의 소오스와 공통인 제 1 노드 및 트랜지스터(M56)의 소오스와 공통인 제 2 노드 사이에 연결된다. 제 5 도에 도시된 실시 예에서, 상기 제 1 노드는 접지이다.
제 5도에 나타낸 바와같이, 트랜지스터(M56)는 트랜지스터(M54)의 전류 도통 채널보다 큰 전류 도통 채널을 지닌다. 바람직하게는, 트랜지스터(M56)의 채널은 120㎛의 폭 및 2㎛의 길이를 지니며, 트랜지스터(M54)의 채널은 40㎛의 폭 및 2㎛의 길이를 지닌다. 하기에 기술되겠지만, 트랜지스터(M54)의 보다 작은 채널 사이즈는 결과적으로 트랜지스터(M54, M56)의 채널이 동일한 전류를 도통시키는 경우에 VGSM54가 VGSM56보다 크게 한다.
상기 전류 발생기(82)는 서로 연결된 게이트를 지니는 2 개의 p - 채널 트랜지스터(M50, M51)를 포함한다. 트랜지스터(M50)는 트랜지스터(M54)의 드레인에 연결된 드레인을 지닌다. 트랜지스터(M51)는 트랜지스터(M56)의 드레인에 및 트랜지스터(M51)의 게이트에 연결된 드레인을 지닌다. 트랜지스터(M50, M51)의 소오스는 상기 트랜지스터가 전류 미러로서의 기능을 이행하도록 공통 노드에 연결된다. 제 5 도에 도시된 실시예에서, 공통 노드는 공급전압(VDD)이다.
제 5 도에 나타낸 바와같이, 트랜지스터(M50, M51)는 실질적으로 동일한 사이즈인 전류 도통 채널을 지닌다. 바람직하게는, 트랜지스터(M50, M51)의 채널은 80㎛의 폭 및 2㎛의 길이를 지닌다. 더군다나, 전류(IM54)는 트랜지스터(M50)의 드레인으로부터 흐르고, 전류(IM56)는 트랜지스터(M51)의 드레인으로부터 흐른다.
동작시, 상기 전류 발생기(82)에 의해 발생되는 동일한 전류(IM54, IM56)는 강제로 트랜지스터(M54, M56)를 통한 전류를 실질적으로 동일하게 한다. 트랜지스터(M54)가 트랜지스터(M56)보다 큰 전류밀도(보다 작은 도통채널을 지니는 트랜지스터(M54)에 기인하여)를 지니기 때문에, 트랜지스터(M54)의 VGS, 즉 VGSM54는 트랜지스터(M56)의 VGS, 즉 VGSM56보다 크다.
MOSFET의 드레인 - 소오스 전류(IDS) SMS
IDS= μCoW(VGS- VTH)2L
과 동일한데, 이 경우에
이다. 이러한 식으로부터, MOSFET의 IDS가 일정하게 유지된다면, 온도가 증가할 경우 VGS가 증가하고, 이와는 반대로 된다는 것을 알 수 있다. 따라서, 상기 전류 발생기(82)가 비교적 일정한 레벨로 전류(IM54)및 전류(IM56) 모두를 유지하기 때문에, 전압(VGSM54, VGSM56) 모두는 온도가 증가할 경우에 증가하고 온도가 감소할 경우에 감소한다. 더군다나, 트랜지스터(M54)가 트랜지스터(M56)보다 큰 전류 밀도를 지니기 때문에, 전압(VGSM54)은 전압(VGSM56)이상 증가 또는 감소한다.
저항기(R30)를 통한 전류는
IR30= (VGSM54- VGSM56)/R30
과 동일하다. 더군다나,
IR30= IM56
이 된다. 온도가 증가함에 따라, 전압(VGSM45, VGSM56)모두는 전압(VGSM54)이 전압(VGSM56)이상 증가하기 때문에 증가한다. 따라서, 전압(VGSM54, VGSM56)사이의 차는 온도가 증가함에 따라 증가하는데, 이는 전류(IR30), 결과적으로는 전류(IM56)를 증가하게 한다. 트랜지스터(M50, M51)가 전류 미러로서 동작하도록 접속되어 있기 때문에, 전류(IM54)는 전류(IM56)가 증가하는 온도때문에 증가함에 따라, 전류(IM54)또한 증가한다. 이와는 반대로, 전류(IM56)가 감소하는 온도때문에 감소함에 따라 전류(IM54)도 감소한다.
간단히 요약하면, MOSFET의 드레인 - 소오스 전류(IDS)는 대개 음(-)온도 계수를 지닌다. 즉, 온도가 증가함에 따라, 전류(IDS)는 감소한다. 그러나, 트랜지스터(M54)의 드레인 - 소오스 전류(IMS4)는 양(+)온도 계수를 지닌다. 즉, 온도가 증가함에 따라, 전류(IM54)는 증가한다. 상기 전류 발생단(42)에서 생기는 이러한 현상은 상기 회로(40)의 다른 구성요소가 온도 변화를 보상하기 위하여 MOSFET의 게이트 전압을 조정하도록 출력(VOP)을 제공하는 것을 허용한다.
또한, 양(+)온도 계수 전류 발생단(42)이 대개 VDD의 변화에 영향을 받지 않는다는 점에 유념해야 한다. 구체적으로 기술하면, 트랜지스터(M50, M51)는 포화 범위에서 동작하면서 전류(IM54, IM56)를 도통시킨다. 공급 전압(VDD)이 변하는 경우, 각 트랜지스터(M50, M51)의 소오스 - 드레인 전압(VSD)은 또한, 트랜지스터(M54, M56)의 드레인이 매우 높은 임피던스이기 때문에 변화한다. 그러나, 전류(IM54, IM56)는 트랜지스터(M50, M51)가 포화 범위에서 동작하기 때문에 변화하지 않는다. 그러므로, 양(+)온도 계수를 지니는 전류(IM54)는 VDD의 변화에 영향을 받지 않으며, 알다시피, 수신기(20)를 이루는 트랜지스터(M20, M58)에 의해 도통되는 소오스 - 드레인 전류 또한 VDD의 변화에 영향을 않는다.
n -채널 트랜지스터(M54, M56)가 p-채널 트랜지스터로 대체될 수 있으며 p-채널 전류 발생 트랜지스터(M50, M51)가 n -채널 트랜지스터로 대체될 수 있 다는 점이 예상된다. 이러한 시나리오에서, p-채널 트랜지스터(M54, M56)는 서로 다른 사이즈의 도통채널을 지니며 VDD에 연결된 소오스를 지니고, n -채널 트랜지스터(M50, M51)는 동일한 사이즈의 도통 채널을 지니며 접지에 연결된 소오 스를 지닌다.
선택적인 n-채널 트랜지스터(M57)는 접지라인상에 존재할 수 있는 잡음을 필터링하여 제거하는데 사용된다. 트랜지스터(M57)는 트랜지스터(M54, M56)의 게이트 및 접지사이에 접속된 캐패시터이다. 즉, 트랜지스터(M57)는 접지에 연결된 소오스 및 드레인을 지니며 트랜지스터(M54, M56)의 게이트에 연결된 게이트를 지닌다.
접지 라인상에 존재하는 잡음은 접지에의 접속을 거쳐 트랜지스터(M54, M56)의 소오스에 도달한다. 캐패시터 접속형 트랜지스터(M57)는 잡음을 트랜지스터(M54, M56)의 게이트에 통과시키게 한다. 잡음이 트랜지스터(M54, M56)의 게이트 및 소오스 모두에 존재하기 때문에, 각 트랜지스터의 MGS는 비교적 일정한 상태를 이룬다.
전류 이송 및 수정단(44)은 전류(IM54)에 선형비례인 전류(IM68)를 발생시킨다. 따라서, 전류(IM68)는 또한 양(+)온도계수를 지닌다. 전류(IM68)는 VOP를 발생시키는데 사용된다.
상기 전류이송 및 수정단(44)은 트랜지스터(M54)의 게이트에 연결된 게이트 및 트랜지스터의 소오스와 공통인 노드에 연결된 소오스를 지니는 n-채널 트랜지스터(M62)를 포함한다. 제 5도에 도시된 실시예에서, 공통 노드는 접지이다. 트랜지스터(M62)의 드레인은 드레인에 연결된 게이트를 지니는 p-채널 트랜지스터(M68)의 드레인에 연결된다. 트랜지스터(M68)의 소오스는 전압 공급 원(VDD)에 연결된다. 트랜지스터(M68, M62)의 도통 채널은 전류(IM68)를 도통시킨다.
동작시, 전압(VGSM62)은 전압(VGSM54)과 동일한데, 그 이유는 트랜지스터(M62, M54)가 전류미러를 형성하기 때문이다. 제 5도에 도시된 실시 예에서, 트랜지스터(M62)는 트랜지스터(M54)의 채널과 동일한 사이즈, 즉 폭이 40㎛이며 길이가 2㎛인 전류 도통 채널을 지닌다. 이들 채널이 동일한 사이즈이기 때문에, 전류(IM68)는 전류(IM54)와 거의 동일함으로써, 전류(IM54)는 전류(IM68)로 "이송(tranfer)" 된다.
그러나, 트랜지스터(M62)의 도통채널의 사이즈를 조정함으로써, 전류(IM68)가 분수 또는 다수배의 전류(IM54)와 동일하게 된다는 점을 이해하여야 한다.
따라서, 전류(IM54)는 트랜지스터(M62)의 채널 사이즈를 조정함으로써 "수정(modify)" 될 수 있다.
미러 효과를 사용하고 트랜지스터(M62)의 채널 사이즈를 조정하는 것은 전류(IM54)를 수정하는데 복잡한 방법처럼 보일 수 있는데, 그 이유는 상기 전류(IM54)가 또한 저항기(R30)의 값을 조정함으로써 수정될 수 있기 때문이다. 그러나, 전류(IM56)의 온도계수는 트랜지스터(M54, M56)의 채널폭 및 길이와 R30의 값의 함수인 전류레벨에 따라 변한다. 그러므로, R30을 변화시킴으로써 전류(IM54)를 조정하는 것은 바람직스럽지 않는데, 그 이유는 그러한 변화가 또한 전류(IM54)의 온도계수를 변화시키기 때문이다.
트랜지스터(M68)의 게이트는 출력(VOP)으로서 사용된다. 트랜지스터(M20, M58)의 게이트에 연결되는 경우, VOP는 온도의 변화를 보상하도록 게이트 전압을 조정한다. 온도 보상은, 트랜지스터(M54, M62)사이의 전류미러 관계에 기인하여 전류(IM68)가 양(+)온도계수를 지니기 때문에 달성된다. 트랜지스터(M20, M58)의 소오스가 VDD에 연결되어 있기 때문에, 전류 미러는 트랜지스터(M20, M58) 및 트랜지스터(M68)사이에 형성된다. 즉, 트랜지스터(M20, M58)및 트랜지스터(M68)의 VSG는 동일하다. 트랜지스터(M20, M58)가 M68의 채널 사이즈와 동일한 채널 사이즈, 즉 20㎛의 폭 및 1㎛의 길이를 지니는 경우, 트랜지스터(M20, M58)에 의해 도통되는 전류는 전류(IM68)와 동일하며 양(+)온도 계수를 지닌다. 그러나, 제 4도에 도시된 바와같이, 트랜지스터(M20, M58)의 채널 사이즈는 트랜지스터(M68)의 채널 사이즈와 동일하지 않다. 트랜지스터(M20, M58, 및/또는 M68)의 채널 사이즈를 변화시킴으로써 트랜지스터(M20, M58)의 채널 전류 및/또는 전류(IM68)가 증폭될 수 있다. 이러한 방식으로 전류(IM68)를 증폭함으로써, 전류(IM54)는 "수정" 된다. 그러나, 전류는 여전히 전류(IM54)에 선형 비례적이여서, 여전히 양(+)온도계수를 지닌다.
또한, 상기 이송 및 수정단(44)은, VDD라인에 존재할 수 있는 잡음을 필터링하여 제거하기 위하여 트랜지스터(M68)의 게이트 및 VDD사이에 연결되어 있는 선택적인 캐패시터 접속 형 p-채널 트랜지스터(M59)를 포함한다. 구체적으로 기술하면, 트랜지스터(M59)의 소오스 및 드레인은 VDD에 연결되며 그의 게이트는 트랜지스터(M68)의 게이트에 연결된다.
시동단(48)의 목적은, 트랜지스터(M54)의 도통 채널이 전류의 도통을 개시할 수 있도록 전압 공급원(VDD)이 초기에 접지 레벨로부터 개시되는 경우에 전류를 트랜지스터(M54)에 공급하는 것이다.
n-채널 트랜지스터(M94) VDD에 연결된 드레인 및 트랜지스터(M54)의 드레인에 연결된 소오스를 지닌다. 다이오드 접속형 p-채널 트랜지스터(M92)는 트랜지스터(M94)의 게이트 및 VDD사이에 연결되고, 2개의 다이오드 접속형 n-채널 트랜지스터(M96, M98)는 트랜지스터(M94)의 게이트를 접지에 연결시킨다. 제 6 도에 도시된 실시 예에서, 트랜지스터(M94)는 5 ㎛ 의 채널폭 및 2 ㎛ 의 채널 길이를 지니고, 트랜지스터(M92)는 3 ㎛의 채널폭 및 100 ㎛의 채널길이를 지니며, 트랜지스터(M96, M98)는 60 ㎛의 채널폭 및 2 ㎛의 채널 길이를 지닌다. 트랜지스터(M92, M94, M96, M98)의 채널 사이즈는 특정 용도의 요구들을 만족시키도록 변화될 수 있다.
전압 공급원(VDD)이 초기에 접지 레벨로 부터 개시되는 경우, 트랜지스터중 어떠한 것도 전류를 이송하지 않는다. VDD가 한계 전압의 3 배, 즉 트랜지스터(M94)의 3 VTH이상 상승하는 경우, 트랜지스터(M94)는 전류를 트랜지스터(M54)내에 공급한다. 트랜지스터(M94)의 채널이 전류의 도통을 개시하는 경우, 전압 강하는 트랜지스터(M56)의 게이트 및 소오스 양단에서 야기된다. 트랜지스터(M56)는 전류의 도통을 개시하고, 이로인해 트랜지스터(M51)가 전류의 도통을 개시하게 된다. 전류 미러 작용에 기인하여, 트랜지스터(M50)는 또한 트랜지스터(M54)에 피드백되는 전류의 도통을 개시한다. 이러한 양(+) 피드백은 트랜지스터(M56)에 의해 도통되는 전류가 최종값에 도달할때 까지 계속된다.
트랜지스터(M94)의 게이트가 다이오드 접속형 트랜지스터(M96, M98)에 의해 클램프(clamp)되기 때문에, 트랜지스터(M54)의 드레인 전위의 상승은 결과적으로 트랜지스터(M94)를 차단시킨다.
제 4도 및 제 5도에 도시되고 여기서 언급된 MOSFET의 특정 채널 사이즈는 본 발명의 사상으로 부터 이탈하지 않고서도 발생된 전류 및 전압의 여러 상이한 증폭을 이루도록 조정될 수 있다는 점을 잘 이해하여야 한다.
상기에 기술된 선행기술의 수신기(10)의 상승시간(tr), 하강시간(tr), 에지 비율(edge rate), 턴온지연, 턴오프지연, 및 전파지연은 온도 및 전압 공급원(VDD)의 변화에 영향을 받는데, 그 이유는 트랜지스터에 의해 도통되는 전류레벨이 그러한 온도 및 공급원의 변화에 따라 변하기 때문이다. 트랜지스터에 의해 도통되는 전류의 레벨은 상기 수신기(10)의 상승시간(tr), 하강시간(tr)등에 정비례한다. 그러나, 본 발명의 온도 보상 회로(40)에 기인하여 수신기(20)의 트랜지스터(M20, M58)에 의해 도통되는 전류는 그러한 온도의 변화를 보상받게 한다.
더군다나, 상기에 기술한 바와같이, 또한 상기 온도 보상회로(40)에 기인하여 트랜지스터(M20, M58)에 의해 도통되는 전류는 VDD의 변화에 영향을 받지 않게 한다. 따라서, 상기 수신기(20)의 상승시간(tr), 하강시간(tr), 에지비율, 턴온지연, 턴온지연, 및 전파지연은 온도 및 전압공급원(VDD)의 변화에 비교적 영향을 받지 않는다.
또한, 상기 온도보상 회로(40)에 기인하여 상기 수신기(20)의 상승시간(tr), 하강시간(tr), 에지비율, 턴온지연, 턴오프지연, 및 전파지연은 공정의 변화에 비교적 영향을 받지 않게 하는데, 그 이유는 트랜지스터(M20, M58)에 의해 도통되는 전류가 상기 온도 보상 회로(40)에 의해 세트되고, 그에 의해 조정될 수 있기 때문이다.
상기 온도 보상회로(40) 및 트랜지스터(M20)에 의해 제공되는 대칭의 충/방전전류에 기인한 상승시간(tr), 하강시간(tr) 에지비율, 턴온지연, 턴오프지연 및 전파지연에 있어서의 개선때문에, 상기 구동기(30)는 낮은 출력펄스 왜곡 및 250MHz에 이르는 데이타 속도로 동작될 수 있다.
제6도는 2 개의 CMOS 인버터(50, 52)가 VMID에 연결되어 있는 수신기(20)를 도시한 것이다. 상기 인버터(50, 52)는 VOUT를 발생시키도록 VMID에 추가적인 파형을 제공한다. 인버터(50)는 p - 채널 트랜지스터(M95) 및 n-채널 트랜지스터(M96)를 포함하며, 인버터(52)는 p - 채널 트랜지스터(M84) 및 n-채널 트랜지스터(M120)를 포함한다. 또한, 바이어스 회로(54)는 상기 수신기(20)에 연결되어 있다. 이러한 회로(54)는 기준 전압(VREF)을 제공한다.
상기 수신기(20)는 트랜지스터(M88, M86)의 소오스와 공통인 라인에 존재할 수 있는 잡음을 필터링하여 제거하도록 트랜지스터(M88, M86)의 소오스와 공통인 노드 및 VREF사이에 연결된 선택적인 캐패시터 접속형 n -채널 트랜지스터(M130)를 포함한다.
제 7도 및 제 8도는 여러 3상태 출력 회로(60, 70)가 VMID에 연결되어 있는 수신기(20)를 도시한 것이다.
비록 제 4 도 내지 제 8 도에 도시된 본 발명의 실시예가 MOSFET 를 사용하고는 있지만, 본 발명은 또한 접합 FET(JFET)또는 갈륨아세나이드(GaAs)와 같은 다른 기술과 연관지어서도 사용될 수 있다는 점이 예상된다.
본 명세서에 기술된 본 발명의 실시예에 대한 여러 변형예는 본 발명을 실시하는데 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구의 범위는 본 발명의 범위를 정하며 이들 청구범위 및 그의 등가 범위에 속하는 구조 및 방법은 본 발명에 포함되고자 의도한 것이다.

Claims (11)

  1. (정정)전송 라인으로부터 데이타 시스템으로 2 진 신호를 제공하는 수신기에 있어서, 상기 수신기는, 기준 전압을 입력 전압에 비교하고 상기 비교에 응답하여 상기 입력 전압이 상기 기준 전압보다 큰지 작은지를 나타내는 비교기 출력 신호를 제공하는 차동 비교기, 및 중간단 출력신호를 발생시키도록 상기 비교기 출력신호를 증폭하고 온도의 변화에 대하여 상기 중간단 출력 신호를 보상하는 중간단을 포함하며, 상기 중간단은, 게이트에서 상기 비교기 출력신호를 수신하며, 제 1노드에 연결된 소오스를 지니고 드레인에서 중간단 출력 신호를 발생시키는 제 8의 n -채널 트랜지스터, 및 상기 제 8의 n -채널 트랜지스터의 드레인에 전류를 제공하는 제 2 전류원으로서, 온도가 증가할 경우 상기 제 2 전류원에 의해 제공되는 전류가 증가하도록 양(+)온도 계수를 지니는 제 2 전류원을 포함하고, 상기 제 2 전류원은, 제 1 전압 공급원에 연결된 소오스 및 상기 제 8 의 n-채널 트랜지스터의 드레인에 연결된 드레인을 지니는 제 9 의 p - 채널 트랜지스터, 및 상기 제 8 의 n-채널 트랜지스터의 드레인에 전류를 제공하고 온도 의 변화를 보상하도록 상기 제 9 의 p - 채널 트랜지스터의 게이트 전압을 조정하는 양(+)온도 계수 전류 발생회로를 포함하는 것을 특징으로 하는 수신기.
  2. (정정) 제1항에 있어서, 상기 차동 비교기는, 서로 연결된 소오스를 지니는 제 1 및 제 2 의 p - 채널 트랜지스터, 서로 연결된 게이트 및 소오스를 지니며 상기 제 1 및 제 2 의 p - 채널 트랜지스터의 드레인에 각각 연결된 드레인을 지니는 제 3 및 제 4 의 n-채널 트랜지스터를 포함하며, 상기 제 1 의 p - 채널 트랜지스터의 게이트는 상기 입력 전압을 수신하는데 사용되고, 상기 제 2의 p-채널 트랜지스터의 게이트는 상기 기준 전압을 수신하는데 사용되며, 상기 제 3의 n -채널 트랜지스터의 드레인은 상기 비교기 출력신호를 제공하는 것을 특징으로 하는 수신기.
  3. (정정) 제1항에 있어서, 상기 양(+)온도 계수 전류 발생회로는, 제 6 전계 효과 트랜지스터(FET), 상기 제 6 FET 의 전류 도통 채널보다 큰 전류 도통 채널을 지니며, 제 6 FET 의 게이트에 연결된 게이트를 지니는 제 7 FET, 상기 제 6 FET 의 소오스와 공통인 제 1 노드 및 상기 제 7 F7T 의 소오스와 공통인 제 2 노드 사이에 연결된 제 1 저항기, 및 상기 제 6 및 제 7 FET에서 거의 동일한 드레인 전류를 발생 및 유지하는 전류 발생회로를 포함하는 것을 특징으로 하는 수신기.
  4. (정정) 제1항에 있어서, 상기 중간단은, 제 8 의 n-채널 트랜지스터의 드레인에 전류를 제공하는 제 3 전류원으로서, 온도가 증가할 경우 상기 제 3 전류원에 의해 제공되는 전류가 감소하도록 음(-)온도 계수를 지니는 제 3 전류원을 더 포함하는 것을 특징으로 하는 수신기.
  5. (정정) 제4항에 있어서, 상기 제 3 전류원은, 상기 제 1전압 공급원에 연결된 소오스 및 상기 제 8의 n -채널 트랜지스터의 드레인에 연결된 드레인을 지니는 제 10 의 p - 채널 트랜지스터, 및 채널이 음(-)온도 계수를 지니는 전류를 도통시키도록 상기 제 10 의 p-채널 트랜지스터의 게이트 및 소오스 사이에 전압을 인가하는 바이어스 수단을 포함하는 것을 특징으로 하는 수신기.
  6. (정정) 제5항에 있어서, 상기 바이어스 수단은, 상기 제 1 전압 공급원에 연결된 소오스, 및 상기 제 10 의 p - 채널 트랜지스터의 게이트와 그 자신의 드레인에 연결된 게이트를 지니는 제 11 의 p - 채널 트랜지스터, 및 상기 제 11 의 p - 채널 트랜지스터의 드레인 및 상기 제 1 노드 사이에 연결된 제2 저항기를 포함하는 것을 특징으로 하는 수신기.
  7. (정정) 전송라인으로부터 데이타 시스템으로 2진 신호를 제공하는 수신기에 있어서, 상기 수신기는, 기준 전압을 입력 전압에 비교하고 상기 비교에 응답하여 상기 입력 전압이 상기 기준 전압보다 큰지 작은지를 나타내는 비교기 출력 신호를 제공하는 차동 비교기, 상기 차동 비교기에 전류를 제공하도록 상기 차동 비교기에 연결되며, 상기 입력 전압이 상기 기준 전압보다 큰지 작은지의 여부에 관계없이 거의 동일한 양의 전류를 상기 차동 비교기에 제공하는 제 1 전류원으로서, 온도가 증가할 경우 상기 제 1 전류원에 의해 제공되는 전류가 증가하도록 양(+)온도 계수를 지니는 제 1 전류원, 및 중간단 출력신호를 발생시키도록 상기 비교기 출력 신호를 증폭하고 온도의 변화에 대하여 상기 중간단 출력신호를 보상하는 중간단을 포함하며, 상기 중간단은, 게이트에서 비교기 출력 신호를 수신하며, 제 1노드에 연결된 소오스를 지니고, 드레인에서 중간단 출력 신호를 발생시키는 제 8 의 n-채널 트랜지스터, 및 상기 제 8 의 n-채널 트랜지스터의 드레인에 전류를 제공하는 제 2 전류원으로서, 온도가 증가하는 경우 상기 제 2 전류원에 의해 제공되는 전류가 증가하도록 양(+)온도 계수를 지니는 제 2 전류원을 포함하고, 상기 제 1 및 제 2 전류원은, 제 1 의 전압 공급원에 연결된 소오스 및 상기 차동 비교기에 연결된 드레인을 지니는 제 5 의 p - 채널 트랜지스터, 상기 제 1 의 전압 공급원에 연결된 소오스 및 상기 제 8 의 n-채널 트랜지스터의 드레인에 연결된 드레인을 지니는 제 9 의 p - 채널 트랜지스터, 및 상기 제 8 의 n-채널 트랜지스터의 드레인 및 상기 차동 비교기에 전류를 제공하며 온도의 변화를 보상하도록 상기 제 5 및 제 9 의 p - 채널 트랜지스터의 게이트 전압을 조정하는 양(+)온도 계수 전류 발생 회로를 포함하는 것을 특징으로 하는 수신기.
  8. (정정) 제7항에 있어서, 상기 차동 비교기는, 서로 연결된 소오스를 지니는 제 1 및 제 2의 p-채널 트랜지스터, 및 서로 연결된 게이트 및 소오스를 지니고 상기 제 1 및 제 2의 p - 채널 트랜지스터의 드레인에 각각 연결된 드레인을 지니는 제 3 및 제 4의 n - 채널 트랜지스터를 포함하며, 상기 제 1의 p-채널 트랜지스터의 게이트는 상기 입력 전압을 수신하는데 사용되고, 상기 제 2의 p-채널 트랜지스터의 게이트는 상기 기준 전압을 수신하는데 사용되며, 상기 제 3의 n -채널 트랜지스터의 드레인은 상기 비교기 출력 신호를 제공하는 것을 특징으로 하는 수신기.
  9. (정정) 제7항에 있어서, 상기 중간단은, 상기 제 8의 n -채널 트랜지스터의 드레인에 전류를 제공하는 제 3 전류원으로서, 온도가 증가할 경우 상기 제 3전류원에 의해 제공되는 전류가 감소하도록 음(-)온도 계수를 지니는 제 3 전류원을 더 포함하는 것을 특징으로 하는 수신기.
  10. (정정) 제9항에 있어서, 상기 제 3 전류원은 상기 제 1 의 전압공급원에 연결된 소오스 및 상기 제 8의 n -채널 트랜지스터의 드레인에 연결된 드레인을지니는 제 10의 p-채널 트랜지스터, 및 채널이 음(-)온도 계수를 지니는 전류를 도통시키도록 상기 제 10의 p-채널 트랜지스터의 게이트 및 소오스 사이에 전압을 인가하는 바이어스 수단을 포함하는 것을 특징으로 하는 수신기.
  11. (정정) 제 75 항에 있어서, 상기 바이어스 수단은, 상기 제 1 의 전압 공급원에 연결된 소오스, 및 상기 제 10 의 p - 채널 트랜지스터의 게이트와 그 자신의 드레인에 연결된 게이트를 지니는 제 11 의 p - 채널 트랜지스터, 및 상기 제 11의 p-채널 트랜지스터의 드레인 및 상기 제 1노드 사이에 연결된 제 2 저항기를 포함하는 것을 특징으로 하는 수신기.
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