KR100305492B1 - 저전압 차동 스윙 상호 접속 버퍼 회로 - Google Patents

저전압 차동 스윙 상호 접속 버퍼 회로 Download PDF

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Abstract

본 발명은 전압 제어형 전류 소스, 전압 제어형 전류 싱크 및 전류 스위치로 구성되는 출력 버퍼부와, 전압 제어형 저항으로 구성되는 입력 버퍼부를 구비하는 저전압 차동 스윙 상호접속 I/O 버퍼에 관한 것이다. I/O 버퍼의 출력 전류 및 입력 저항은 온-칩 기준 회로에 의해 생성되는 바이어싱 전압에 의해 결정되며, I/O 버퍼의 전압 제어형 구성 요소에 적용된다. 두 개의 입력 기준 전압과 하나의 기준 저항기를 사용하여, 기준 회로는 바이어싱 전압을 동적으로 조절함으로써, I/O 버퍼는 모든 제조 공정, 공급 전압 및 칩 온도 변화에 요구되는 출력 전류 및 입력 저항을 유지한다.

Description

저전압 차동 스윙 상호 접속 버퍼 회로
본 발명은 인쇄 회로 기판상의 집적 회로간 데이터 전송을 고속으로 유지하는 I/O 인터페이스 회로에 관한 것으로, 보다 구체적으로는, 온칩(on-chip) 기준 회로에 의해 적정 동작 레벨로 바이어싱되는 저전압 차동 스윙 상호접속을 갖는 입/출력 버퍼에 관한 것이다.
오늘날의 컴퓨터 환경에서는, 컴퓨터를 효율적으로 동작시키기 위한 프로세싱 속도의 증가가 절실하게 요구되고 있다. 일예로, 사용자가 유체 역학 또는 3차원 그래픽과 같은 분야에서의 물리적인 문제의 해를 구하기 위해 미세 매쉬(finer mesh) 또는 고해상도를 지정하는 경우에, 현대 컴퓨터의 자원은 포화상태가 될 수 있다.
프로세싱 속도를 증가시키기 위한 하나의 방법은, 다수의 프로세서들을 조합하여 사용하는 것이다. 프로세서 조합은 스케일러블 코히어런트 인터페이스(Scalable Coherent Interface;SCI)에 의해 제공되는데, 이것은 프로세서들간 버스형 처리(판독, 기록, 잠금등)의 기능을 효과적으로 제공하는 고속 패킷 전송 프로토콜이다. 그러나, 초기의 물리적 구현은, 저비용의 워크스테이션 환경에서 실용적인 파워보다 많은 전력을 소비하는 에미터-결합 로직(Emitter Coupled Logic;ECL) 신호 레벨에 근거한다. 게다가, ECL 사양은 초당 1Gbyte 대역폭(16비트 데이터 패스용)을 요구하며, 이것은 워크스테이션 환경에서 너무 비용이 많이 소모된다.
고비용 ECL 신호 레벨의 단점을 극복하기 위해, 충분한 대역폭을 갖는 데이터 경로를 이용하는 것이 비용면에서 효율적인 것으로 밝혀졌지만, 이것은 ECL 신호 레벨의 광대역폭 보다 대역폭이 좁다. 고속 전송 환경 및 효율적인 프로토콜의 조합은 저비용 워크스테이션에서 다수의 프로세서를 함께 동작시킬 수 있는 링크를 제공한다. 따라서, IEEE 컴퓨터 소사이어티는 ECL 신호 레벨 프로토콜을 대체하는 신호인 저전압 차동 스윙(Low Voltage Differential Swing:LVDS) 표준을 확립하였다. LVDS 인터페이스는, 1993년 9월 9일자 1596.3 페이지의 스케일러블 코히어런트 인터페이스(SCI) LVDS, IEEE STANDARD에 대한 표준 초안으로 IEEE에 의해 표준화되었다.
본질적으로, LVDS 인터페이스는 균형잡힌 상호접속 환경에서 전류 신호에 의해 데이터를 전송하는 균형잡힌 I/O 버퍼 드라이버이다. I/O 버퍼 회로는 보드상의 패키지 디바이스간 또는 다른 기판간에 고속 데이터 전송을 유지하는 컴퓨터에 있어서 중요하다. 통상, LVDS 회로는 0.35μCMOS 기술에 있어서 700Mb/s를 넘어 동작하는데, 50Ω의 균형잡힌 전송 라인 쌍이 100Ω의 온-칩 저항 양단간에서 설치된다. 출력 버퍼는 4mA의 신호 전류를 공급하고, 1.4 내지 1.0 볼트의 온-칩 입력 저항 양단간에 전압 강하를 야기하도록 바이어싱되어야 한다. 통상적인 LVDS 회로의 결점은 I/O 회로의 동작 특성이 온도 및 공급 전압의 변화에 따라 변동한다는 것이다. 또한, 상이한 칩들이 동일한 공급 전압 및 동일한 온도를 지닐지라도, 제조시에 도입되는 변동으로 인해서 상이한 칩들간에 연결된 버퍼의 동작 특성은 변할 수 있다.
본 발명의 목적은 인쇄 회로 기판상의 팩키지 디바이스간, 또는 상이한 기판간에 고속 데이터 전송을 유지하는 LVDS I/O 버퍼를 제공하는데 있다. LVDS 입력 및 출력 버퍼의 동작점은 기준 피드백 회로에 의해 생성된 전압으로 바이어싱되며, 따라서, 출력 버퍼 전압 및 전류와 입력 버퍼 임피던스가 모든 제조 공정, 전압 및 온도 조건들 전반에 걸쳐 일정하게 유지되며, 전송 데이터용 전압 로직 레벨도 일정하게 된다. 본 발명에 따르면, 기준 회로는, 하나의 내부 및 외부 기준 저항기 REXT와 기준 전압 VHIGH및 VLOW만을 사용하여 칩상에 모든 입력 및 출력 버퍼에 대한 바이어스 전압을 발생시킬 수 있다.
도 1a는 상이한 칩상에 위치하며 각 칩에 연결된 두 개의 일반적인 I/O 버퍼를 도시한 블록도,
도 1b는 버스로 연결된 네 개의 일반적인 I/O 버퍼를 도시한 블록도,
도 2는 본 발명의 LVDS I/O 버퍼를 나타내는 이상적인 회로도,
도 3a는 도 2의 LVDS I/O 버퍼의 출력 버퍼부의 일실시예의 개략 회로도,
도 3b는 도 3a에 도시된 출력 버퍼의 다른 실시예의 개략 회로도,
도 3c는 도 2의 LVDS I/O 버퍼의 입력 버퍼부의 일실시예의 개략 회로도,
도 4a는 도 3a의 LVDS 출력 버퍼용 전압 기준 회로의 일부 도면,
도 4b는 도 3a의 LVDS 출력 버퍼용 전압 기준 회로의 전체 도면,
도 4c는 도 3b에 도시한 출력 버퍼의 다른 실시예에 대한 전압 기준 회로도,
도 5는 온-칩 능동 저항에 대한 전압 기준 회로도,
도 6은 출력 터미널간에 온-칩 저항을 더 포함하는 도 2의 LVDS I/O의 출력 버퍼부의 개략 회로도,
도 7은 내부 RAM셀을 더 포함하는 도 3c의 LVDS I/O의 입력 버퍼부의 개략 회로도,
도 8은 출력 버퍼 및 출력 저항 인에이블 수단을 더 포함하는 도 3a 및 도 3c에 도시한 입/출력 버퍼를 나타내는 회로도,
도 9는 단일 데이터 버스에 병렬로 연결된 입력 버퍼 및 출력 버퍼의 회로도,
도 10은 도 1b에 도시한 바와 같은 공통 버스에 연결된 도 9에서와 같은 네 개의 I/O 버퍼의 회로도.
도면의 주요 부분에 대한 부호의 설명
10, 10' : I/O 버퍼 11, 11' : 출력 버퍼
12, 12' : 입력 버퍼 14, 16 : 전송 라인
18, 18' : 전압 제어형 저항기 19, 19' : 비교기
20 : 전압 제어형 전류 소스 21 : 저항기
22 : 전압 제어형 전류 싱크 27∼30 : 트랜지스터
31 : 위상 스플리터
본 발명의 상기한 특징들 및 다른 특징들은 후술하는 첨부된 도면을 참조한 바람직한 실시예의 상세한 설명으로부터 용이하게 이해될 것이다.
도 1a에는 상호 연결된 두 개의 일반적인 I/O 버퍼(10, 10')가 도시된다. 각 I/O 버퍼(10, 10')는 출력 버퍼(11, 11')와 입력 버퍼(12, 12')를 각각 포함한다. 데이터는 출력 버퍼(11)와 전송 라인(14, 16)을 통해 제 1 칩으로부터 출력되며, 입력 버퍼(12')에 의해 제 2 칩으로 입력된다. 이와 유사하게, 제 2 칩으로부터의 데이터는 전송 라인(14', 16')을 통해 출력 버퍼(11')에 의해 출력되며, 입력 버퍼(12)에 의해 제 1 칩으로 입력된다. 대안적으로, 출력 버퍼(11)와 입력 버퍼(12)는 도 1b에 도시한 바와 같이, 동일한 한쌍의 전송 라인(14, 16)을 공유하도록 구성될 수 있다. 본 실시예에 있어서, I/O 버퍼(10)는 입력 또는 출력 모드에 대해 선택적으로 인에이블된다. I/O 버퍼들(10', 10'', 10''')도 마찬가지로 구성된다. 이와 같이 하여, 다수의 I/O 버퍼들은 단일 공유 인터페이스를 통해 서로들간에 통신이 가능하다.
I/O 버퍼(10)의 출력 버퍼(11) 및 입력 버퍼(12)는 단일 집적회로 칩상에 구성된다. I/O 버퍼(10')의 버퍼들(11', 12')도 단일 칩상에서 유사하며, I/O 버퍼(10)를 포함하는 칩으로부터 분리될 수 있다. 출력 버퍼(11) 및 입력 버퍼(12')는 두 개의 I/O 버퍼(10, 10')가 서로 연결된 경우에 생성되는 전체 입/출력 회로를 예시하기 위해 설명된다. 이러한 설명을 목적으로 I/O 버퍼(10, 10')는 동일하며, 따라서, 입력 버퍼(12')의 설명은 입력 버퍼(12)와 동일하게 묘사된다.
도 2에는 본 발명의 일실시예에 따른 LVDS 출력 버퍼(11) 및 입력 버퍼(12, 12')를 나타내는 이상적인 회로가 도시된다. 출력 버퍼(11)는 전류 조종 기법을 사용하여 동작하며, 동시에 상호접속 전송 라인(14, 16)으로부터 및 전송 라인으로 전류를 소스 및 싱크할 수 있다. 전압 소스 VDDQ는 병렬 스위치 A1 및 B1에 연결된 전압 제어형 전류 소스(20)와 결합된다. 전압 제어형 전류 싱크(22)는 병렬로 연결된 스위치 B2 및 A2와 접지 사이에서 연결되는데, 이 스위치 B2 및 A2는 각각 스위치 A1 및 B1과 직렬로 연결된다. 스위치 A1, A2, B1 및 B2는, 바람직하게는 n채널 MOS 트랜지스터로 제조되지만, 여기에 제한되지 않고, CMOS 또는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor:BJT)와 같은 다른 타입의 디바이스로 제조될 수도 있다. 전압 제어형 전류 소스(20) 및 전압 제어형 전류 싱크(22)의 바이어스 전압 VSOURCE및 VSINK는 기준 회로(45)에 의해 생성되며, 기준 저항(58)과 기준 전압 VHIGH및 VLOW에 의존한다. 기준 저항(58)은 고정밀 디바이스여야 하며, 외부 구성요소이거나 레이저 가공(laser trimming)과 같은 정확한 제조 기법에 의해 칩상에 형성될 수 있다. 전압 VHIGH및 VLOW은 외부적 또는 내부적으로 생성될 수 있다. 원한다면, 이득 제한 저항기(21)가 전류 소스(20)로부터의 전류 경로내에 배치될 수 있다. 저항기(21)는 VDDQ에서의 변화에 대한 회로의 감도를 감소시키며, 능동 또는 수동 디바이스로 형성될 수 있다.
입력 버퍼(12')는 전압 제어형 저항(18') 및 비교기로 구성되며, 이 저항(18') 양단간 전압을 검출한다. 제 1 상호 접속 전송 라인(14)은 스위치 A1 및 B2간의 노드점(nodal point)(24)에서 출력 버퍼(11)와 결합되며, 제 2 상호 접속 전송 라인(16)은 스위치 B1 및 A2간의 노드(26)에서 결합된다. 전송 라인(14, 16)은 저항(18') 양단에 걸쳐 입력 버퍼(12')에 연결된다. 전송 라인(14, 16)을 적절히 종단시키기 위해서, 저항(18)은 각 라인의 약 두배의 임피던스에 상응하는 저항을 가져야 한다. 전형적인 저항값으로는 각 50Ω의 전송 라인 임피던스와 100Ω의 종단 저항을 들 수 있다. 입력 버퍼(12)는 마찬가지로 전압 제어형 저항기(18)를 포함한다. 입력 버퍼(12)의 입력 저항(18)에 대해 도시된 바이어스 전압 VRES은 기준 회로(79)에 의해 생성되며, VSOURCE, VSINK및 두 기준 전압중 하나(예를 들어, VHIGH)에 의존한다.
동작시에, 스위치 A1 및 A2가 폐쇄되면, 스위치 B1 및 B2는 개방되며, 또는 그 반대이다. 스위치 A1 및 A2가 폐쇄되면, 전류 소스(20) 및 전류 싱크(22)를 통해 흐르는 전류 I는, 도 2에 전류 방향을 표시하는 화살표로 나타낸 바와 같이, 전송 라인(14)를 직접 관통하여 저항(18')을 통과한 후, 전송 라인(16)를 역으로 통과한다. 전류 I는 저항(18') 양단간에 전압 강하를 발생시키는데, 이 전압 강하는 비교기(19')에 의해 검출된다. 이와 반대로, 스위치 B1 및 B2가 폐쇄되면, 전류 I는 도 2에 화살표가 지시하는 방향에 반대 방향으로 저항(18')을 통과하며, 따라서 반전된 크기의 전압 "강하"가 저항(18') 양단간에서 발생된다. 전류 I의 방향이 변화되기 때문에, 전류 I가 단순히 턴-온 및 턴-오프될 때, 비교기(19')에는 저항(18') 양단간에 나타나는 두 번의 IR 강하라는 피크간 피크(peak-to-peak) 전압 스윙이 제공된다.
저항(18') 양단간 전압은 사전결정된 VHIGH에서 VLOW로 강하되어야 한다. 따라서, 출력 버퍼(11)는 패키지 디바이스에 영향을 주는 모든 프로세스, 전압, 및 온도 조건에 대해 VHIGH및 VLOW에 대한 기결정된 값에 따라 저항(18') 양단간의 전압을 제어한다. 전형적인 요건은 1.4볼트의 VHIGH및 1.0볼트의 VLOW에 대해 0.4볼트의 저항(18') 양단간 전압 강하이다. 저항(18')이 100Ω인 경우에는 4mA의 전류가 제공되어야 한다. 이러한 표준 조건하에, 출력 버퍼(11)는, 3.0과 3.6볼트 사이에서 변하는 VDDQ에 대해 4mA 전류, 1.4볼트 VHIGH내지 1.0볼트 VLOW의 전압 강하, 0에서 125℃의 동작 온도 범위 및 제조 공정에서 예상되는 모든 변동을 제공해야 한다. LVDS회로에 대한 이들 및 다른 표준은 1995년 11월 27일자, IEEE 드래프트 1.3의 "스케일러블 코히어런트 접속(SCI)을 위한 저전압 차동 신호용 표준 초안(Draft Standard for Low-Voltage Differential Signals)"에 상세히 묘사된다.
상기한 분석에서는 전송 라인에서의 IR 손실이 없는 것으로 가정한다. 일반적으로, 균형잡힌 칩간 전송 라인 인터페이스는 피트당 4mΩ 정도의 저항 손실을 갖는다. 따라서, 4mA 전류로 구동될 때 100 피트의 접속 라인은 16mV의 전압 강하를 갖는다. VHIGH-VLOW가 너무 작지 않으면, 이러한 부가의 전압 강하는 무시될 수 있다.
LVDS I/O 회로(10)는 통상적인 단일 종료 전송 기법에 대해 몇가지 잇점을 제공한다고 평가될 수 있다. 예를 들어, 출력 버퍼에서의 전류 조정은 전송 칩상에서 생성되는 그라운드 바운스(ground bounce)를 최소화한다. 전송 라인(14, 16)상에서의 신호의 차동 전송은 신호와 더불어 동상 모드(common mode) 전압을 전송하는데, 이에 의해 입력 회로에서 기준 전압없이 동작이 가능하다. 게다가, LVDS(10)내의 전류 크기가 거닝 트랜시버 로직(Gunning Transceiver Logic:GTL)과 같은 통상적인 단일 종료 회로내의 전류 크기의 1/4이기 때문에, 파워 손실이 감소된다. 끝으로, 이 회로는 IC상의 코어(core) 회로에 적용되는 것보다 낮은 공급 전압으로 구동될 수 있으며, 파워 손실이 훨씬 더 감소될 수 있다.
도 3a에는 CMOS 기술에서의 n채널만을 사용하는 도 2에 설명된 출력 버퍼(11)의 바람직한 실시예가 설명된다. 스위치 A1, A2, B1 및 B2는, 실질적으로 동일한 기하학적 규모를 지니며, 따라서 실질적으로 동일한 동작 특성을 갖는 트랜지스터(27∼30)로 형성된다. 전류 소스(20)는 트랜지스터(38)로 형성된다. 공급된 전류의 크기는 게이트 바이어스 전압 VSOURCE에 의존한다. 전류 싱크(22)는 트랜지스터(40)로 형성된다. 전류 싱크 크기는 게이트 바이어스 전압 VSINK에 의존한다. 트랜지스터(38)로 이루어지는 전류 소스(20)에 인가되는 바이어스 전압 VSOURCE이 광범위하게 변화하는 경우, 트랜지스터(38)는 우연히 전류 소스가 아닌 선형 디바이스로서 동작하도록 바이어싱될 수 있음에 주목해야만 한다. 이것을 방지하기 위해서, 트랜지스터(38)보다 작은 제 2 트랜지스터가 트랜지스터(38)와 병렬로 배치되어 바이어스될 수 있으며, 따라서, 트랜지스터는 항상 인에이블된다(도시 생략). 이러한 구성은 두 개의 병렬 전류 소스로 동작하거나 또는 트랜지스터(38)에 적용되는 바이어스 전압에 따라 전류 소스와 병렬로 연결된 저항으로 동작한다. 트랜지스터(40)로 구성된 전류 싱크(22)도 이와 유사하게 변경될 수 있다.
트랜지스터(38, 40)는 대안적으로 p채널 디바이스일 수 있다(하기에 기술하는 도 3b를 참조). 전류 소스 또는 싱크로 p채널 또는 n채널중 어느 것이 사용되어야 하는가는 공급 전압과 동작점에 크게 의존한다. 도 2에 도시한 바와 같이, 전압 VSOURCE및 VSINK은 기준 회로(45)에 의해 조절되며, 그 결과, 데이터가 전송되는 경우, 트랜지스터를 통한 전류 흐름은 저항(18') 양단간에 VHIGH에서 VLOW로의 적절한 전압 강하를 초래한다. VSOURCE및 VSINK의 생성은 도 4a 및 도 4b를 참조하여 하기에 기술될 것이다.
또한, 도 3a에는 이상적인 위상 스플리터(splitter)(31)가 도시된다. 위상 스플리터(31)로는, 출력될 데이터 비트값에 대응하는 로직 하이 또는 로직 로우 신호가 입력단(36)을 통해 제공된다. 그후, 이 신호는 서로에 대하여 180˚ 위상이 벗어난 두 개의 신호(32, 34)로 변형된다. 따라서, 위상 스플리터(31)로부터의 신호(34)는 도 3a에 이상적으로 도시한 바와 같이, 신호(32)의 로직값에 효과적으로 반전된 로직값이다. 위상 스플리터(31)는 칩 코어 전압 VDD에서 구동된다는 사실을 주목하자. 전압 VDD은 회로의 I/O 표준 및 다른 설계 파라미터에 따라 VDDQ보다 훨씬 크거나 같을 수 있다. 고전압을 디지털 "1"로 표시하면, 라인(36)상에 "1"이 입력되는 경우, 신호(32)는 VDD에서 구동되어야 하며, 신호(34)는 접지와 연결되어야 한다. "0"이 입력되는 경우, 신호(32)는 접지와 연결되어야 하며, 신호(34)는 VDD에서 구동되어야 한다. 신호(34)가 스위치 B1 및 B2를 제어하고, 신호(32)는 스위치 A1 및 A2를 제어한다.
따라서, 예를 들어, 로직 "1"이 출력 버퍼(11)에 의해 전송될 경우, 이러한 값은, 라인(32)을 VDD로 구동하는 위상 스플리터(31)의 입력(36)에 제공되고, 라인(34)은 접지에 연결된다. 라인(32)상의 고전압으로 인해 스위치 A1 및 A2가 폐쇄되며, 라인(34)상의 저전압으로 인해 스위치 B1 및 B2가 개방된다. 이것은 스위치 A1 및 A2, 전송 라인(14, 16) 및 저항(18')을 통해 화살표로 표시된 방향으로의 전류 흐름 I를 초래한다. 만일, 로직 "0"이 전송된다면, 라인(32)은 접지와 연결될 것이며, 라인(34)은 VDD로 구동될 것이다. 이 경우, 스위치 B1 및 B2는 폐쇄되고, 스위치 A1 및 A2는 개방된다. 이것은 로직 "1"이 전송되는 경우의 반대 방향으로의 저항(18') 양단간의 전류 흐름을 초래한다.
도 3b에는 CMOS 기술을 사용하는 도 2에서의 출력 버퍼(11)의 다른 실시예가 도시된다. 도 3b는, 스위칭 트랜지스터(27, 29)(A1, B1)가 n채널 대신 p채널이고, 이득 제한 저항기(21)가 "분리(split)"되며, 저항(21', 21'')이 각각 트랜지스터(27, 29) 뒤에 위치된다는 점만 제외하고는 도 3a와 유사하다. 이러한 회로는 도 3a의 회로와 동일하게 동작한다. 그러나, 본 실시예에서는 스위칭 신호(34)가 스위치 A1 및 B2를 제어하고, 스위칭 신호(32)가 스위치 B1 및 A2를 제어한다는 점을 주목하여야 할 것이다. 또한, 본 실시예는 전류 소스(20)를 형성하는데 사용되는 p채널 트랜지스터(38)를 도시한다. 상술한 바와 같이, 본 실시예는, 전류 소스(20)가 모든 예상되는 바이어스 전압에 대해 적절히 동작하도록 트랜지스터(38)에 병렬로 제 2 트랜지스터를 배치시키는 것이 필요할 수도 있다.
도 3c에는 직렬로 연결되고 게이트 전압 VRES에 바이어싱된 n채널 MOS 트랜지스터(42, 44)를 포함하는 온칩 전압 제어형 능동 저항(18)과 함께, 도 2에서 설명된 입력 버퍼(12)의 바람직한 실시예가 도시된다. 트랜지스터(42, 44)는 VRES에 역으로 의존하는 저항값을 갖는 능동 저항기를 형성한다. VRES는 상술한 바와 같은 전송 라인(14', 16')의 특성 임피던스에 근거한 적정 종단 저항을 제공하도록 세트되어야 한다. 대표적으로, 전송 라인(14', 16')은 각각 50Ω의 특성 임피던스를 지니며, 따라서, VRES는 트랜지스터(42, 44)에서의 전체 직렬 저항이 100Ω으로 되도록 조정되어야 한다. VRES의 발생은 하기의 도 5를 참조하여 기술될 것이다. 캐패시터(41)는 트랜지스터(42, 44)간의 노드(43)와 접지 사이에서 연결된다. 캐패시터(41)는 상호 접속 라인(14', 16')에 야기될 수 있는 바람직하지 못한 동상 모드 신호(common mode signal)에 대해 AC 접지를 제공한다. 또한, 캐패시터(41)는 상호 접속 라인(14', 16')에서의 원하는 차동 모드 신호에 대해 AC 접지를 제공한다.
도 3a 내지 도 3c에 대해 기술한 바와 같이, 출력 버퍼(11)와 입력 버퍼(12)의 동작점은 도 4a, 도 4b 및 도 5에서 도시된 기준 회로(45, 79)에 의해 생성되는 바이어싱 전압 VSOURCE, VSINK및 VRES에 의존한다. 본 발명의 주목적은, 데이터 비트가 전송될 때, 능동 저항기(18') 양단간의 전압 강하가 VHIGH에서 VLOW임을 보장하기 위해 적정 전류 흐름을 계속 유지시키는 한편, 광범위의 동작 파라미터에 대해 이러한 전압들을 동적으로 조절하는 것이다. 동일한 IC상에서 동일한 기하학적 구조를 갖는 트랜지스터가 본질적으로 동일한 동작 특성들을 지닐 것이라는 사실을 이용하여, 적정 바이어싱 전압이 생성된다. 단일 IC상의 모든 구성 요소들은, 제조 공정동안 2차 효과가 무시되는 동일한 조건하에 놓이며, 동일한 온도에서 동일한 공급 전압으로 동작한다. 따라서, 이러한 세가지 파라미터를 무시하면, 주어진 바이어싱 전압을 갖는 회로의 동작점이 알려진 경우, 동일한 트랜지스터 구조를 갖는 대응 회로에 이들 바이어싱 전압을 인가함으로써, 이 대응 회로는 동일한 동작점으로 바이어싱된다.
기준 전압 VSOURCE, VSINK및 VRES는 두 개의 기준 회로(45, 79)(도 2)에 의해 생성된다. 기준 전압 VHIGH및 VLOW와 기준 저항 REXT의 사용으로, 제 1 기준 회로(45)에서의 트랜지스터 게이트 바이어스 전압은 전류 I=(VHIGH-VLOW)/REXT로 유지되도록 동적으로 조절된다. 그후, 피드백 생성 바이어스 전압은 제 1 기준 회로와 유사하지만 전압 제어형 능동 저항에 의해 대체된 기준 저항을 갖는 제 2 기준 회로(79)에 인가된다. 제 2 기준 회로의 구성 요소는 제 1 기준 회로의 구성요소와 동일한 동작 특성을 가지므로, 바이어스된 트랜지스터가 동일한 전류 I=(VHIGH-VLOW)/REXT를 유지하려고 한다. 따라서, 능동 저항기용 바이어스 전압이 VHIGH에서 VLOW로 전압 강하가 되도록 조절되는 경우, 능동 저항은 REXT의 값을 지녀야 한다. 그후, 이러한 바이어스 전압은, 동일한 칩상의 모든 LVDS I/O 버퍼들(10)이 REXT의 입력 저항을 갖고, 전류 I=(VHIGH-VLOW)/REXT로 출력 전송 라인을 구동하도록 보장하는데 사용된다. 이러한 식으로, LVDS 회로(10)는 온도 및 공급 전압 변동을 보상하도록 동적으로 조절된다.
도 4a에는, 피드백 회로는 없지만, 도 3a에 도시된 LVDS 출력 버퍼(11)의 VSOURCE및 VSINK를 동적으로 발생하는 전압 기준 회로(45)의 부분 개략도가 도시된다. 완전한 회로는 도 4b에 도시된다. 도 4a를 참조하면, 전압 기준 회로(45)는 VDDQ에서 노드(54)까지 직렬로 연결된 n채널 MOS 트랜지스터(60, 62)와, 노드(56)에서 접지까지 직렬로 연결된 n채널 MOS 트랜지스터(64, 66)를 포함한다. 게다가, 도 3a에 도시된 바와 같이, 이득 제한 저항기(21)가 출력 버퍼(11)에 포함된다면, 대응하는 이득 제한 저항기(61)는 도면에 도시된 전류 경로내에 포함되어야 할 것이다. 저항 REXT을 갖는 기준 저항기(58)는 노드(54)와 노드(56) 사이에 연결되어 있다. 기준 저항기(58)는 고정밀도의 외부 구성 요소일 수 있으며, 또는, 예를 들어, 레이저 가공 기법을 사용하여 칩상에 형성될 수 있다. 네 개의 트랜지스터 모두가 온으로 바이어싱된다고 가정하면, I로 나타난 전류 화살표로 도시한 바와 같이, 전류는 VDDQ로부터 외부 저항기(58)를 통해 접지로 흐른다.
도 4a 및 도 3a를 비교해 볼 때, 전류 스위치를 통한 도전 경로만을 포함하는 도 4a의 부분 회로는 도 3a의 출력 버퍼(11)의 단순화된 버전에 대응함을 알 수 있을 것이다. 도 4a에서의 트랜지스터(62, 64)는 도 3a의 폐쇄된 스위치 A1 및 A2 또는 B1 및 B2를 나타내고 있으며, 이들 스위치들과 동일한 기하학적 구조를 지니고 있다. 두쌍의 스위치가 대체로 동일하기 때문에 이러한 구조 선택은 중요한 일이 아니다.
도 4a의 트랜지스터(60)는 도 3a의 전류 소스 트랜지스터(38)에 대응하며, 트랜지스터(66)는 전류 싱크 트랜지스터(40)에 대응한다. 따라서, 도 4a에 도시된 전류 I의 크기는, 도 3a에서 설명한 전류 I가 상술한 바와 같은 바이어스 전압 VSOURCE및 VSINK에 의존하는 것과 마찬가지로, 노드(72)의 트랜지스터(60)와 노드(78)의 트랜지스터(66)에 인가되는 게이트 바이어스 전압에 의존한다. 기준 저항(58)은 저항기(18')에 대응하며, 출력 전송 라인(14, 16)의 예상되는 특성 임피던스의 두배인 저항 REXT을 지닌다(파워 보호가 중요하다면, 트랜지스터(60, 62, 64 및 66)의 폭은, REXT의 저항값이 제공된 경우 주어진 계수이하로 축소될 수 있으며, 저항기는 동일한 계수만큼 증가된다. 예를 들어, 디바이스 폭이 10이라는 계수로 감소하고, 저항이 10이라는 계수로 증가한다고 가정하면, 전압 동작점은 동일하게 유지되지만 회로는 단지 1/10의 파워를 사용하게 된다).
각각 노드(72, 78)에서의 바이어스 전압 VSOURCE및 VSINK은, 전류 I가 외부 저항기(58) 양단간에 VHIGH에서 VLOW로의 전압 강하를 발생하도록 독립적으로 조절된다. 회로가 출력 버퍼(11)와 같은 동일한 동작 특성을 지니도록 기준 회로 구성 요소가 선택되기 때문에, 대응하는 전류 소스 및 싱크 트랜지스터(38, 40)가 이들 조절된 전압으로 바이어싱되는 경우, 그들은, 동일한 크기의 전류 흐름 I을 구동하게 된다. 저항기(18')가 REXT에 상응하는 저항값을 가진다면, 이러한 전류는 저항기 양단간의 요구되는 VHIGH내지 VLOW의 전압 강하를 야기할 것이다.
도 4b는 적정 VSOURCE및 VSINK전압을 세트하는 피드백 비교기(46, 48)를 도시하는 도 4a의 회로도이다. 이 회로는 본질적으로 외부 기준 저항 양단간에 대칭이 되도록 연결된 두 개의 전압 대 전류 변환기이다. 기준 전압 VHIGH은 비교기(46)의 비반전 입력단에 인가된다. 노드(54)에서의 기준 저항기(58)상의 전압은 비교기(46)의 반전 입력단에 인가된다. 노드(54)에서의 전압이 VHIGH보다 높으면, 노드(72)에서의 비교기 출력 전압 VSOURCE이 감소하여 트랜지스터(60)를 통한 전류가 감소하고, 따라서, 노드(54)에서의 전압은 VHIGH와 같아질 때까지 감소한다. 노드(54)에서의 전압이 VHIGH보다 낮으면, 비교기 출력 전압은 증가하므로 전류는 증가하며, 따라서 노드(54)에서의 전압은 증가한다. 정상 상태에서, 노드(54)에서의 전압은 VHIGH이다. 유사하게, VLOW는 비교기(48)의 반전 입력에 인가되며, 노드(56)에서의 외부 저항기(58)상의 전압은 비반전 입력에 인가된다. 노드(78)에서의 비교기(48) 출력 VSINK은 증가 또는 감소하여 노드 전압(56)이 VLOW와 같아질 때까지 전류를 조절한다. 따라서, 전류 I는 I=(VHIGH-VLOW)/REXT로 세트될 것이다. 대표적으로, VHIGH=1.4볼트, VLOW=1.0볼트, 그리고 R=100Ω에 대한 전류 I의 값은 4mA이다. 전압 VSOURCE및 VSINK는 이득이 1인 버퍼이며, IC상에 제공되는 모든 출력 버퍼(11)에 인가되어, 그들을 적정 동작점으로 바이어싱한다.
캐패시터(70)는 노드(78)(VSINK)와 노드(74) 사이에서 연결된다. 캐패시터(70)는 노이즈에 의해 야기되는 전류 및 전압 변화를 보상하기 위해 과잉 전류 소스 또는 싱크로서 동작하여 기준 회로에서의 안정성을 제공한다. 예를 들어, I가 I+ΔI로 증가된 경우(여기서, ΔI는 노이즈 또는 다른 간섭 성분), 노드(54, 56)에서의 전압은 각각 증가 및 감소하게 된다. 피드백 루프는 노드(56)상의 전압에 따라 노드(78)에서의 전압을 감소시킨다. 그러나, 노드(54)(및 노드(74))상의 전압이 증가하기 때문에, 캐패시터(70)는 초기 감소를 상쇄하도록 이러한 증가를 피드백시킨다. 따라서, 이 캐패시터는 회로를 안정시키는 역할을 한다.
도 3b의 다른 실시예에 대한 기준 회로(45')가 도 4c에 도시된다. 트랜지스터(62)는 p채널 디바이스이며, 접지에 바이어싱된다. 부가의 안정화 캐패시터(68)가 노드(72)(VSOURCE)와 노드(76)사이에 추가되었다. 캐패시터(68)는 캐패시터(70)와 유사하게 동작한다. 본 실시예에 있어서, 저항기(61)는 도 3b에 도시된 이득 제한 저항기(21')에 대응한다. 또한, 전류 소스(60)도 역시 p채널 디바이스이며, 따라서, 비교기(46)로의 반전 및 비반전 입력이 역전되어야 한다. 기준 회로의 디바이스들과 I/O 버퍼간에 등가가 유지되는 한, 어떠한 n채널 및 p채널 디바이스 조합도 사용될 수 있고, 그에 따라 바이어싱 및 비교기 극성이 조절된다는 사실에 주목하자.
도 5에는 LVDS 입력 버퍼(11)용 VRES를 동적으로 생성하는 전압 기준 회로(79)가 개략적으로 도시된다. 도 3c에 도시한 바와 같이, VRES는 트랜지스터(42, 44)로 구성된 능동 저항기(18) 양단간의 저항을 세트시킨다. 따라서, VRES는 능동 저항이 입력 전송 라인(14', 16')의 예상 임피던스의 두배가 되도록 조절되어야 한다. 마찬가지로, VRES는 능동 저항을 REXT와 동등하게 되도록 세트되어야 한다. 이것은, REXT가 능동 저항 RACTIVE으로 대체된 것을 제외하고 제 1 기준 회로(즉, 출력 버퍼(11))와 같이 구성된 전류 소스, 전류 싱크 및 도전 스위칭 소자를 갖는 기준 회로를 사용함으로써 구현된다.
트랜지스터(80, 82) 및 저항기(81)는 VDDQ와 노드(96)사이에 직렬로 연결되며, 직렬 트랜지스터(88, 90)는 노드(98)와 접지사이에 연결된다. 만일, 이득 제한 저항기(21)가 출력 버퍼(11)에 포함된다면, 대응하는 이득 제한 저항기(81)는 도면에 표시된 바와 같이, 전류 경로에 포함되어야 한다. 트랜지스터(80, 82, 88, 90)는 게이트 전압(VSOURCE, VDD, VDDQ, VSINK)으로 각각 바이어싱된다(도 4b와 유사). 이러한 기준 회로 트랜지스터들 모두는, 도 3a에 도시한 출력 버퍼(11)에서의 대응하는 구성요소들과 동일한 기하학적 구조를 지닌다. 도 3b의 다른 실시예가 사용될 경우, 도 4c의 등가 회로부와 마찬가지로 도 5에서의 트랜지스터(80, 82)는 p채널 디바이스이어야 하며, 트랜지스터(82)는 접지에 바이어싱되어야 한다. 능동 저항은 트랜지스터(84, 86)로 구성되며, 노드(96)와 노드(98)사이에 연결된다. 트랜지스터(84, 86)는 도 3c에 도시된 능동 입력 저항기(18)를 형성하는 대응하는 트랜지스터(42, 44)와 동일한 기하학적 구조를 갖는다. 능동 저항기들은 VHIGH및 VLOW의 실제값에 따라 n채널 또는 p채널 디바이스를 이용하여 형성될 수 있다는 사실을 주목해야만 한다.
전류 I는 VDDQ에서 접지로 흐르며, 능동 저항기 양단간의 전압 강하 V=I*RACTIVE를 발생할 것이다. 상술한 회로 구성 요소들간의 등가성 때문에, VSOURCE및 VSINK가 트랜지스터(80, 90)에 각각 인가되는 경우, 트랜지스터는 전류를 도 4b의 기준 회로(45)내에 존재하는 동일한 안정 상태 전류 I=(VHIGH-VLOW)/REXT와 동일하게 유지하려 할 것이다. 노드(96)에서의 전압은, 그 출력 VRES이 능동 저항을 제어하는 비교기(92)에 의해 VHIGH와 비교된다. 피드백 루프는 노드(96)에서의 전압이 VHIGH가 될 때까지 저항을 동적으로 조절한다. 상술한 이들 회로 구성 요소들과 기준 회로(45)내의 회로 구성 요소들간의 등가성 때문에, 노드(96)에서의 전압이 VHIGH인 경우, VDDQ로부터 노드(96)로의 전류 I는 기준 회로(45)에서의 전류, 예를 들어, (VHIGH-VLOW)/REXT와 동일하며, 노드(98)에서의 전압은 VLOW이다. 따라서, VRES에 의해 세트되는 능동 저항 RACTIVE는 (VHIGH-VLOW)/REXT이다. 제어 전압 VRES는 버퍼링되며, 모든 입력 버퍼 능동 저항기(18)(도 3c)의 저항값을 REXT로 세트하는데 사용된다. 캐패시터(94)는 노드(100)와 접지 사이에서 연결되며, 노드(100)에 연결된 게이트와 접지에 연결된 소스 및 드레인을 갖는 n채널 트랜지스터로 형성될 수 있다. 캐패시터(94)는 이 저항기가 사용되는 모든 경우에서 국부적인 토포그래픽 조건(local topographical condition)이 동일하게 보장되도록, 도 3c에서의 캐패시터(41)와 동일한 레이아웃 크기를 지니며, 도 5의 회로내에 복제된다.
VHIGH=1.4볼트, VLOW=1.0볼트 및 REXT=100Ω의 대표적인 값에 대해, 트랜지스터(80, 90)가 VSOURCE및 VSINK에 바이어싱되었을 때, 4mA의 전류가 흐르게 된다. 비교기(92)는 노드(96)에서의 전압이 1.4볼트의 VHIGH로 될 때까지 전압 VRES을 조절한다. 인가된 전류 소스/싱크 바이어싱 전압 VSOURCE및 VSINK을 발생하는데 사용된 회로 소자의 등가성 때문에, 노드(98)에서의 전압은 1.0볼트의 VLOW로 자동으로 세트될 것이다. 따라서, 능동 저항은 4mA의 전류에 대해 1.4에서 1.0볼트의 전압 강하를 가지며, VRES는 RACTIVE를 100Ω으로 세트하게 된다. 따라서, 입력 저항기(18)(도 3c)를 이루는 트랜지스터에 VRES를 인가하면, 100Ω의 원하는 입력 저항이 발생된다.
도 6은 전송 라인(14, 16) 양단간에 연결되고 저항기(18')에 병렬로 연결된 능동 온-칩 저항(101)을 더 포함하는 도 2에 도시된 출력 버퍼(11)의 개략도이다. 능동 저항기(101)는 직렬 트랜지스터(102, 104)와, 그들간의 노드(108)와 접지 사이에 연결된 캐패시터(106)로 이루어진다. 실질적으로, 트랜지스터(102, 104)는 상술한 능동 저항들과 동일한 기하학적 구조를 갖는다. 따라서, 트랜지스터(102, 104)의 게이트가 VRES로 바이어싱되는 경우, 능동 저항기(101)는 REXT의 저항값을 갖게 된다. 이러한 부가 저항은 전송 라인(14, 16)에 야기되어 출력 버퍼(11)로 역류되는 신호들을 흡수하며, 또한, 출력 버퍼(11)와 전송 라인(14, 16)이 적절히 균형을 유지하도록 보장함으로써 전송 라인(14, 16)에 대한 출력 버퍼(11)의 정합 특성들을 개선한다. 본 실시예에 있어서, 균형잡힌 전송 라인(18') 양단은 저항에 의해 종단되며, 따라서, 출력 버퍼(11)는 저항기(18') 양단에 VHIGH내지 VLOW의 적정 전압 강하를 유지하도록 두배의 전류를 제공해야 한다. 이것은 구동 회로내의 전류 소스 및 스위치 트랜지스터(즉, 스위치 트랜지스터(27∼30) 및 전류 소스/싱크 트랜지스터(38, 40))의 폭을 두배로 함으로써 성취될 수도 있다. 대안적으로, 이것은, 서로에게 병렬로 동작하는, 각기 요구 전류를 1/2을 공급하는 두 개의 동일한 회로를 제공하도록 출력 버퍼를 복제함으로써 이루어질 수도 있다. 캐패시터(106)는 AC접지로서 동작하며, 노드(108)에 연결된 게이트와 접지에 연결된 소스 및 드레인을 갖는 n채널 트랜지스터에 의해 형성될 수도 있다.
도 7은 능동 저항(18)과 비교기(19) 사이에 위치하는 내부 1비트 RAM 셀(110)을 더 포함하는 도 3c에 도시한 입력 버퍼(12)의 개략도이다. 입력 버퍼(12)의 RAM 셀(110)은 히스테리시스(hysteresis) 응답을 제공하는데, 이것은, 입력 라인(14', 16')이 능동적으로 구동되지 않을 경우, 비교기(19)의 출력이 발진하지 않게 보호한다. RAM 셀(110)은, 이 메모리 셀이 출력 버퍼(11)에 의해 발생되는 전압 스윙을 동일한 전압 레벨로 제한함을 보장하도록 도 3a의 출력 버퍼(11)에서의 회로 구조와 동일한 회로 구조를 이용하여 형성된다. 또한, p채널 디바이스로 구성된 등가 회로는 상술한 p채널 실시예와 유사하게 형성될 수 있다. RAM 셀(110)에서의 구성 요소 크기는 출력 버퍼(11)에서의 대응하는 디바이스 크기로부터 축소될 수 있는데, 그 이유는 출력 전송 라인(14', 16')을 구동하기 위해 전류를 공급할 필요가 없기 때문이다.
I/O 버퍼(10)의 다른 실시예는 도 8 및 도 9에 도시된다. 본 실시예는 인에이블(enable) 및 디스에이블(disable) 수단을 포함함으로써 한쌍의 연결 배선을 다수의 I/O 버퍼가 공유할 수 있게 허용하여, 회로가 "3상(tristatable )"이 되도록 허용한다. 도 8에는 데이터 출력 인에이블 회로(200)를 더 포함하는 출력 버퍼(11)와, 저항 인에이블 회로(202)를 더 포함하는 능동 온-칩 출력 저항(101)이 도시된다.
데이터 출력 인에이블 회로(200)는 데이터 출력 인에이블 신호 DOENB에 의해 제어되며, DOENB에 의해 인에이블되는 경우에 신호(32, 34)를 통과시키는 게이트(204, 206)와, 비전도 상태로 되는 바이어스 스위치(27∼29)로 디스에이블되는 경우에 구성된다. 이들 게이트는 도 8에 도시된 AND게이트이거나, 인에이블링의 기능을 수행하는 다른 어떤 회로일 수 있다. 또한, 이용된 인에이블링 회로에 따라, DOENB의 활성 상태가 하이 또는 로우일 수 있다. 또한, 반전 게이트가 사용된 경우, 위상 스플리터(31)의 극성은, 예를 들어, 신호(34)와 신호(32)의 연결을 바꿈으로써 반전되어야 한다. 고속 동작을 위해 엣지(edges)가 서로 독립적으로 조절될 수 있음을 보장하도록 각 스위치마다 하나씩 네 개의 게이트가 사용될 수 있다(도시되지 않음).
저항 인에이블 회로(202)는 능동 저항(101)의 트랜지스터(102, 104)를 VRES또는 접지로 바이어싱하는 저항 인에이블 신호 RENB에 의해 제어되는 스위칭 회로이다. 일실시예에 있어서, 저항 인에이블 회로(212)는 전송 게이트(210) 및 트랜지스터(212)를 구동하는 인버터(208)로 구성된다. RENB가 활성화된 경우, 전송 게이트(210)는 도전 상태이며, 트랜지스터(212)는 비도전 상태이고, VRES는 능동 저항(101)에 인가된다. RENB가 활성화되지 않은 경우, 전송 게이트(210)는 비도전 상태이고, 트랜지스터(212)가 온되므로, 트랜지스터(102, 104)를 접지에 바이어싱하고, 이들을 비도전 상태로 위치시켜, 약 100Ω 대신 높은 저항을 발생시킨다.
도 9는 도 8에 도시된 출력 버퍼(11)와, 도 1b에서 총칭적으로 나타낸 동일한 전송 라인 쌍(14, 16)을 연결하는 입력 버퍼(12)의 회로도이다. 이러한 구성에 있어서, 스위치 회로(202)에 의해 제어되는 저항기(101)는 도 6에 나타난 바와 같은 출력 저항기 또는 도 2 및 도 3c에 나타난 바와 같은 입력 저항으로서의 기능을 수행할 수 있다. 스위치 A1, A2, B1 및 B2로의 데이터 출력 인에이블 회로(200)와 바이어싱 전압간의 연결은 명확하게 도시하지 않았다. 입력 비교기(19)가 전송 라인(14, 16) 양단간에 발생하는 전압을 검출할 것임을 알 수 있다. I/O 버퍼(10)가 데이터 전송중이면, 스위치 A1, A2, B1 및 B2는 인에이블된다. 만일, 버퍼가 데이터를 수신만 한다면, 스위치들은 디스에이블될 수 있다. 저항기(101)는 전송 라인에 대해 종단 저항을 제공해야 할 필요가 있을 경우에 인에이블되어야 한다.
도 10에는 입력 버퍼(330, 332, 334, 336) 및 출력 버퍼(340, 342, 344, 346)를 제각기 갖는 네 개의 I/O 버퍼(300, 302, 304, 306)가 도시된다. I/O 버퍼(300∼306)는 도 1b에 도시한 바와 같은 버스 구조로 배열된다. 이들 버퍼는 한쌍의 전송 라인(14, 16)에 의해 연결되며, 앞서 도 8 및 도 9에서 설명한 바와 같이 각기 전압 제어형 저항기(310, 312, 314, 316)와, 인에이블링 스위치(318, 320, 322, 324)를 갖는다. 전송 라인(14, 16)상에서 전송되는 데이터는 입력 버퍼(330, 334, 336, 338) 모두에 의해 검출된다. 각 버퍼는 분리된 IC상에 위치할 수 있으며, 각 버퍼의 배치는 반드시 네 개의 I/O 버퍼에 한정되지 않는다.
I/O 버퍼(300, 306)는 종단 지점에서 전송 라인(14, 16)에 연결된다. 적정 종단 저항을 제공하기 위하여, 도시한 바와 같이 인에이블링 스위치(318, 324)에 의해 I/O 버퍼(300, 306)내의 저항기(310, 316)를 전송 라인(14, 16) 양단에 연결시킨다. 버퍼(302, 304)내의 저항기(312, 314)가 디스에이블됨으로써, 전송 라인(14, 16)로부터 전류가 불필요하게 유기되지 않는다.
출력 버퍼(340, 342, 344, 346)는 데이터를 전송하느냐 또는 수신하느냐에 따라 인에이블 또는 디스에이블된다. 예를 들어, 버퍼(300)내의 출력 버퍼(340)가 인에이블 상태이고, 데이터 신호가 버스상으로 전송된다고 가정하자. 전류의 반은 저항기(310)를 통해 흐르고, 나머지 반은 저항기(316)를 통해 흐르게 된다. 출력 버퍼(342, 344, 346) 뿐만 아니라 저항기(312, 314)도 모두 디스에이블 상태에 있으므로, 어떠한 전류도 흐르지 않는다. 따라서, 앞서 설명한 바와 같이, 기준 전압 VHIGH및 VLOW과 외부 기준 저항 REXT에 기초한 기준 회로에 의해 세트되는 바이어싱 전압 VSOURCE, VSINK및 VRES에 따라 저항기(310, 316) 양단간의 적정 전압 강하는 VHIGH내지 VLOW가 된다. 이러한 전압 강하는 입력 버퍼(330, 332, 334, 336)에 의해 검출된다. 데이터가 버퍼(302)에 의해 전송될 경우, 출력 버퍼(342)가 인에이블 되며, 출력 버퍼(340, 344, 346)는 디스에이블 된다. 소스 전류의 절반은 저항기(316)를 통해 오른쪽으로 흐르며, 나머지 절반은 저항기(310)를 통해 왼쪽으로 흐른다. 저항기(310, 312, 314, 316)의 스위칭 인에이블/디스에이블 구조는 변화되지 않아야만 한다. 이러한 구조는 동작개시시에 세트될 수 있다.
이상, 바람직한 실시예들을 참조하여 본 발명을 상세히 도시하고 기술하였지만, 당업자라면 본 발명의 사상 및 범주로부터 벗어나지 않고서 형태 및 세부 사항에 다양한 변화가 가능하리라는 것을 이해할 수 있을 것이다.
이상과 같이, 본 발명은 인쇄 회로 기판상의 팩키지 디바이스간, 또는 상이한 기판간에 고속 데이터 전송을 유지하는 LVDS I/O 버퍼를 제공함으로써, LVDS 입력 및 출력 버퍼의 동작점이 기준 피드백 회로에 의해 생성된 전압으로 바이어싱되며, 따라서, 출력 버퍼 전압 및 전류와 입력 버퍼 임피던스가 모든 제조 공정, 전압 및 온도 조건들 전반에 걸쳐 일정하게 유지되며, 전송 데이터용 전압 로직 레벨도 일정하게 된다. 본 발명에 따르면, 기준 회로는, 하나의 내부 및 외부 기준 저항기 REXT와 기준 전압 VHIGH및 VLOW만을 사용하여 칩상에 모든 입력 및 출력 버퍼에 대한 바이어스 전압을 발생시킬 수 있다.

Claims (56)

  1. 제 1 저항의 종단 저항기를 갖는 제 1 및 제 2 균형잡힌 전송 라인을 통해 데이터를 전송하기 위한 저전압 차동 스윙 상호접속 버퍼 및 바이어싱 회로를 포함하며, 기준 저항에 연결된 집적 회로에 있어서,
    상기 상호접속 버퍼 및 바이어싱 회로는,
    상기 전송 라인에 접속되며, 제 1 바이어스 전압을 갖고 제 1 공급 전압에 연결되는 제 1 전압 제어형 전류 소스와, 제 2 바이어스 전압을 갖고 접지에 연결되는 제 1 전압 제어형 전류 싱크와, 상기 제 1 전압 제어형 전류 소스와 상기 제 1 전압 제어형 전류 싱크 사이에 직렬로 연결되는 전류 스위치를 포함하는 출력 버퍼로서, 상기 전류 스위치는 상기 출력 버퍼로부터 상기 제 1 및 제 2 균형잡힌 전송 라인과 상기 종단 저항기를 통해 흐르는 전류의 방향을 제어하는 상기 출력 버퍼와,
    제 3 바이어스 전압을 갖는 제 1 전압 제어형 입력 저항기와, 상기 전압 제어형 입력 저항기를 통해 입력 전류가 흐를 때 발생하는 양단간의 전압 강하의 극성을 검출하는 비교기를 포함하는 입력 버퍼와,
    고/저 입력 기준 전압을 가지며 상기 기준 저항에 연결되는 제 1 전압 기준 회로로서, 상기 출력 버퍼로부터 상기 제 1 및 제 2 전송 라인를 통한 전류가 상기 종단 저항기 양단간에서 상기 고입력 기준 전압내지 저입력 기준 전압까지의 전압 강하를 발생하도록 상기 제 1 및 제 2 바이어스 전압을 발생하는 상기 제 1 전압 기준 회로와,
    입력으로서 상기 제 1 및 제 2 디바이스 전압과 상기 입력 기준 전압들중 적어도 하나를 갖는 제 2 전압 기준 회로로서, 상기 입력 버퍼내의 제어형 저항기를 상기 제 1 저항에 실질적으로 동일한 저항으로 바이어스시키기 위한 상기 제 3 바이어스 전압을 발생하는 상기 제 2 전압 기준 회로를 포함하는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 전류 스위치는 제 1 노드에 연결된 제 1 및 제 2 스위치와, 제 2 노드에 연결된 제 3 및 제 4 스위치를 포함하며,
    상기 제 1 및 제 3 스위치, 상기 제 2 및 제 4 스위치는 각각 직렬로 연결되며,
    상기 제 1 전송 라인은 상기 제 1 및 제 3 스위치에 연결되고, 상기 제 2 전송 라인은 상기 제 2 및 제 4 스위치에 연결되며,
    상기 제 1 및 제 4 스위치가 도전되고, 상기 제 2 및 제 3 스위치가 비도전될 때 제 1 전류 경로가 형성되며,
    상기 제 1 및 제 4 스위치가 비도전되고, 상기 제 2 및 제 3 스위치가 도전될 때 제 2 전류 경로가 형성되는 집적 회로.
  3. 제 2 항에 있어서,
    이진 데이터 입력 신호와, 상기 데이터 입력 신호에 따라 도전 또는 비도전됨으로써 상기 제 1 전류 경로 또는 상기 제 2 전류 경로를 선택하도록 상기 제 1 내지 제 4 스위치를 바이어싱하는 다수의 출력 제어 신호를 갖는 전류 스위치 제어 회로를 더 포함하는 집적 회로.
  4. 제 3 항에 있어서,
    상기 전류 스위치 제어 회로는, 상기 제 1 공급 전압보다 크거나 같은 크기를 갖는 제 2 공급 전압에 연결되는 집적 회로.
  5. 제 2 항에 있어서,
    상기 제 1 전압 기준 회로는,
    상기 제 1 공급 전압에 연결된 제 2 전압 제어형 전류 소스 및, 제 3 노드에서 상기 기준 저항기와 상기 제 2 전압 제어형 전류 소스 사이에서 도전 상태로 바이어싱되고 직렬 연결된 제 5 스위치와,
    접지에 연결된 제 2 전압 제어형 전류 싱크 및, 제 4 노드에서 상기 기준 저항기와 제 2 전압 제어형 전류 싱크 사이에서 도전 상태로 바이어싱되고 직렬로 연결되는 제 6 스위치와,
    상기 제 3 노드에서의 전압이 상기 고입력 기준 전압과 같고 상기 제 4 노드에서의 전압이 상기 저입력 기준 전압과 같도록 상기 제 2 전압 제어형 전류 소스 및 상기 제 2 전압 제어형 전류 싱크를 각각 바이어싱하는 상기 제 1 및 제 2 바이어싱 전압을 발생하는 피드백 회로를 포함하는
    집적 회로.
  6. 제 5 항에 있어서,
    상기 피드백 회로는,
    출력으로서 상기 제 1 바이어스 전압을 지니며, 입력으로서 상기 고입력 기준 전압과 상기 제 3 노드에서의 전압을 갖는 제 1 연산 증폭기로서, 상기 입력 전압은 상기 제 2 전압 제어형 전류 소스를 통한 전류의 크기가 상기 제 3 노드에서의 전압에 역으로 의존하도록 연결되는 상기 제 1 연산 증폭기와,
    출력으로서 상기 제 2 바이어스 전압을 지니며, 입력으로서 상기 저입력 기준 전압과 상기 제 4 노드에서의 전압을 갖는 제 2 연산 증폭기로서, 상기 입력 전압은 상기 제 2 전압 제어형 전류 싱크를 통한 전류의 크기가 상기 제 4 노드에서의 전압에 의존하도록 연결되는 제 2 구동 증폭기를 포함하는
    집적 회로.
  7. 제 5 항에 있어서,
    상기 제 1 연산 증폭기의 출력과 상기 제 4 노드간에 연결된 제 1 캐패시터와, 상기 제 2 연산 증폭기의 출력과 상기 제 3 노드간에 연결된 제 2 캐패시터중 적어도 하나를 더 포함하는 집적 회로.
  8. 제 5 항에 있어서,
    상기 종단 저항기의 제 1 저항은 상기 기준 저항과 같고, 상기 제 2 전압 제어형 전류 소스, 제 2 전압 제어형 전류 싱크, 제 5 스위치 및 제 6 스위치는 각각 상기 제 1 전압 제어형 전류 소스, 제 1 전압 제어형 전류 싱크, 제 1 스위치 및 제 4 스위치의 동작 특성과 실질적으로 동일한 동작 특성을 갖는 집적 회로.
  9. 제 2 항에 있어서,
    상기 제 2 전압 기준 회로는,
    상기 제 1 바이어스 전압에 의해 제어되며 상기 제 1 공급 전압에 연결되는 제 2 전압 제어형 전류 소스와,
    상기 제 2 전압 제어형 전류 소스와 제 3 노드에서의 제 2 전압 제어형 저항기 사이에서 도전 상태로 바이어싱 되고, 직렬로 연결된 제 5 스위치와,
    상기 제 2 바이어스 전압에 의해 제어되며 접지와 연결되는 제 2 전압 제어형 전류 싱크와,
    상기 제 2 전압 제어형 전류 싱크와 제 4 노드에서의 상기 제 2 전압 제어형 저항기 사이에서 도전 상태로 바이어싱 되며, 직렬로 연결되는 제 6 스위치와,
    상기 제 3 노드에서의 전압이 상기 고입력 기준 전압과 같고, 상기 제 4 노드에서의 전압이 상기 저입력 기준 전압과 같도록 상기 제 2 전압 제어형 저항기를 바이어싱하는 상기 제 3 바이어스 전압을 발생하는 피드백 회로를 포함하는
    집적 회로.
  10. 제 9 항에 있어서,
    상기 피드백 회로는 출력으로서 상기 제 3 바이어스 전압을 갖고, 입력으로서 상기 고입력 기준 전압과, 상기 제 3 노드에서의 전압을 갖는 연산 증폭기를 포함하되, 상기 입력 전압은 상기 제 2 전압 제어형 저항기의 저항이 상기 제 3 노드에서의 전압에 역으로 의존하도록 연결된 집적 회로.
  11. 제 9 항에 있어서,
    상기 피드백 회로는 출력으로서 상기 제 3 바이어스 전압을 갖고, 입력으로서 상기 저입력 기준 전압과 상기 제 4 노드에서의 전압을 갖는 연산 증폭기를 포함하되, 상기 입력 전압은 상기 제 2 전압 제어형 저항기의 저항이 상기 제 4 노드에서의 전압에 의존하도록 연결되는 집적 회로.
  12. 재 9 항에 있어서,
    상기 제 2 전압 제어형 전류 소스, 제 2 전압 제어형 전류 싱크, 제 2 전압 제어형 저항, 제 5 스위치 및 제 6 스위치는 각각 상기 제 1 전압 제어형 전류 소스, 제 1 전압 제어형 전류 싱크, 제 1 전압 제어형 저항, 제 1 스위치 및 제 4 스위치로서의 동작 특성과 실질적으로 동일한 동작 특성을 갖는 집적 회로.
  13. 제 1 항에 있어서,
    상기 출력 버퍼는 상기 제 1 및 제 2 균형잡힌 전송 라인 양단간에 연결된 제 2 전압 제어형 저항을 더 포함하는 집적 회로.
  14. 제 13 항에 있어서,
    상기 제 2 전압 제어형 저항은 상기 제 1 전압 제어형 저항과 실질적으로 동일한 동작 특성을 갖는 집적 회로.
  15. 제 1 항에 있어서,
    상기 입력 버퍼는 상기 제 1 전압 제어형 저항기와 상기 비교기간에 히스테리시스 회로를 더 포함하는 집적 회로.
  16. 제 15 항에 있어서,
    상기 히스테리시스 회로는 1비트 메모리 셀을 포함하는 집적 회로.
  17. 제 1 항에 있어서,
    상기 제 1 전압 제어형 저항기는 상기 제 1 및 제 2 전송 라인 양단간에 연결되는 집적 회로.
  18. 제 17 항에 있어서,
    입력으로서 데이터 인에이블 신호를 갖는 데이터 인에이블 회로를 더 포함하며, 상기 데이터 인에이블 회로는 상기 데이터 인에이블 신호가 활성화되지 않은 경우에 상기 출력 버퍼와 상기 제 1 및 제 2 전송 라인 사이에 전류가 흐르는 것을 방지하기 위해 상기 전류 스위치를 비도전 상태로 바이어싱하는 집적 회로.
  19. 제 18 항에 있어서,
    입력으로서 저항 인에이블 신호를 갖는 저항 인에이블 회로를 더 포함하며, 상기 저항 인에이블 회로는 상기 저항 인에이블 신호가 활성화되지 않은 경우에 상기 제 1 전압 제어형 저항기를 고임피던스 상태로 바이어싱하는 집적 회로.
  20. 제 3 항에 있어서,
    상기 제 1 전압 제어형 저항기는 상기 제 1 및 제 2 전송 라인 양단간에 연결되는 집적 회로.
  21. 제 20 항에 있어서,
    상기 전류 스위치 제어 회로는 입력으로서 데이터 인에이블 신호를 더 포함하며, 상기 전류 제어 회로는 상기 데이터 인에이블 신호가 활성화되지 않은 경우에 상기 제 1 내지 제 4 스위치를 비도전 상태로 바이어싱하는 집적 회로.
  22. 제 21 항에 있어서,
    입력으로서 저항 인에이블 신호를 갖는 저항 인에이블 회로를 더 포함하며, 상기 저항 인에이블 회로는 상기 저항 인에이블 신호가 활성화되지 않은 경우에 상기 제 1 전압 제어형 저항기를 고임피던스 상태로 바이어싱하는 집적 회로.
  23. 출력 버퍼 및 입력 버퍼를 구비하는 차동 스윙 상호접속 I/O 버퍼를 포함하는 집적 회로에 있어서,
    상기 입력 버퍼는, 제 1 및 제 2 입력을 갖고, 저항기 제어 전압에 의해 결정되는 저항값을 갖는 제 1 가변 입력 저항기를 포함하고, 입력 검출기 회로와 상기 제 1 및 제 2 입력 사이에 연결되어 상기 가변 입력 저항기 양단간의 전압 강하의 극성을 검출하며,
    상기 출력 버퍼는, 제 1 및 제 2 출력을 갖고, 전원 공급원과 상기 제 1 및 제 2 출력 사이에 연결된 제 1 출력 버퍼부와, 접지와 상기 제 1 및 제 2 출력 사이에 연결된 제 2 출력 버퍼부를 포함하며,
    상기 제 1 출력 버퍼부는, 소스 바이어스 전압으로 제어되는 제 1 가변 전류 소스와, 도전 또는 비도전 상태로 구성가능한 제 1 스위치 그룹을 포함하며, 상기 제 1 가변 전류 소스 및 상기 제 1 스위치 그룹은 상기 전원 공급원과 상기 제 1 및 제 2 출력 사이에 직렬로 연결되며,
    상기 제 2 출력 버퍼부는, 싱크 바이어스 전압으로 제어되는 제 1 가변 전류 싱크와, 도전 또는 비도전 상태로 구성가능한 제 2 스위치 그룹을 포함하며, 상기 제 1 가변 전류 싱크 및 상기 제 2 스위치 그룹은 접지와 상기 제 1 및 제 2 출력 사이에 직렬로 연결되며,
    상기 제 1 및 제 2 스위치 그룹에는 상기 스위치의 상태를 제어하는 출력 제어 회로가 연결되어, 상기 제 1 출력이 상기 전류 소스에 연결되며 상기 제 2 출력이 상기 전류 싱크에 연결되는 제 1 스위치 구성과, 상기 제 1 출력이 상기 전류 싱크에 연결되며 상기 제 2 출력이 전류 소스에 연결되는 제 2 스위치 구성이 정의되는
    집적 회로.
  24. 제 23 항에 있어서,
    상기 집적 회로는 기준 저항기에 연결되며, 상기 소스 바이어스 전압 및 상기 싱크 바이어스 전압을 발생하는 전류 바이어스 기준 회로를 더 포함하고,
    상기 전류 바이어스 기준 회로는 고입력 기준 전압과 저입력 기준 전압에 연결되고, 또,
    제 1 기준 노드에서 상기 전원 공급원과 상기 기준 저항기 사이에 연결되며, 상기 소스 바이어스 전압에 의해 제어되는 제 2 가변 전류 소스를 포함하는 제 1 전류 바이어스 기준 회로부와,
    제 2 기준 노드에서 접지와 상기 기준 저항기 사이에 연결되며, 상기 싱크 바이어스 전압에 의해 제어되는 제 2 가변 전류 싱크를 포함하는 제 2 전류 바이어스 기준 회로부와,
    상기 제 1 기준 노드에서의 전압이 상기 고입력 기준 전압과 실질적으로 같도록 하는 크기를 갖는 상기 소스 바이어스 전압을 발생하며, 상기 제 2 기준 노드에서의 전압이 상기 저입력 기준 전압과 실질적으로 같도록 하는 크기를 갖는 상기 싱크 바이어스 전압을 발생하고, 상기 제 2 가변 전류 소스를 통한 전류 크기가 상기 제 1 기준 노드에서의 전압에 역으로 의존하도록 연결되며, 상기 제 2 가변 전류 싱크를 통한 전류 크기가 상기 제 4 노드에서의 전압에 의존하도록 연결되는 피드백 회로를 포함하는
    집적 회로.
  25. 제 24 항에 있어서,
    상기 제 1 전류 바이어스 기준 회로부는 상기 제 1 출력 버퍼부와 실질적으로 동일한 동작 특성을 가지며, 상기 제 2 전류 바이어스 기준 회로부는 상기 제 2 출력 버퍼부와 실질적으로 동일한 동작 특성을 갖는 집적 회로.
  26. 제 24 항에 있어서,
    상기 고/저 입력 기준 전압중 적어도 하나에 연결되어, 능동 저항기 바이어싱 전압을 발생하는 저항기 바이어스 기준 회로를 더 포함하고, 상기 저항기 제어 전압은 상기 능동 저항기 바이어싱 전압과 같고,
    상기 저항기 바이어스 기준 회로는,
    제 3 기준 노드에서 상기 전원 공급원과 제 2 가변 입력 저항기 사이에 연결된 제 1 저항기 바이어스 기준 회로부로서, 상기 제 2 가변 입력 저항기는 상기 능동 저항기 바이어싱 전압에 의해 제어되며, 상기 제 1 저항기 바이어스 기준 회로부는 상기 소스 바이어스 전압으로 바이어싱된 제 3 가변 전류 소스를 포함하는 상기 제 1 저항기 바이어스 기준 회로부와,
    제 4 기준 노드에서 접지와 상기 제 2 가변 입력 저항기 사이에 연결되어, 상기 싱크 바이어스 전압에 의해 제어되는 제 3 가변 전류 싱크를 포함하는 제 2 저항기 바이어스 기준 회로부와,
    상기 제 3 기준 노드에서의 전압이 상기 고입력 기준 전압과 실질적으로 같고, 상기 제 4 기준 노드에서의 전압이 상기 저입력 기준 전압과 실질적으로 같도록 하는 크기를 갖는 상기 능동 저항기 바이어싱 전압을 발생하는 제 2 피드백 회로를 포함하는
    집적 회로.
  27. 제 26 항에 있어서,
    상기 제 2 가변 입력 저항기는 상기 입력 버퍼내의 상기 제 1 가변 입력 저항기와 실질적으로 동일한 동작 특성을 가지며, 상기 제 1 저항기 바이어스 기준 회로부는 상기 제 1 출력 버퍼부와 실질적으로 동일한 동작 특성을 지니고, 상기 제 2 저항기 바이어스 기준 회로부는 상기 제 2 출력 버퍼부와 실질적으로 동일한 동작 특성을 갖는 집적 회로.
  28. 제 26 항에 있어서,
    상기 제 1 입력은 제 1 I/O 노드에서 상기 제 1 출력에 연결되며, 상기 제 2 입력은 제 2 I/O 노드에서 상기 제 2 출력에 연결되는 집적 회로.
  29. 제 28 항에 있어서,
    상기 제 1, 제 2 및 제 3 가변 전류 소스 각각은 상기 소스 바이어스 전압과 동일한 게이트 전압을 갖는 MOS 트랜지스터를 포함하는 집적 회로.
  30. 제 28 항에 있어서,
    상기 제 1, 제 2 및 제 3 가변 전류 싱크는 각각 상기 싱크 바이어스 전압과 동일한 게이트 전압을 갖는 MOS 트랜지스터를 포함하는 집적 회로.
  31. 제 28 항에 있어서,
    상기 제 1 스위치 그룹은, 상기 제 1 가변 전류 소스와 상기 제 1 I/O 노드 사이에 연결되는 제 1 스위치와, 상기 제 1 가변 전류 소스와 상기 제 2 I/O 노드 사이에 연결되는 제 2 스위치를 포함하며,
    상기 제 2 스위치 그룹은, 상기 제 1 가변 전류 싱크와 상기 제 1 I/O 노드 사이에 연결되는 제 3 스위치와, 상기 제 1 가변 전류 싱크와 상기 제 2 I/O 노드 사이에 연결되는 제 4 스위치를 포함하는 집적 회로.
  32. 제 31 항에 있어서,
    상기 제 1 내지 제 4 스위치 각각은 MOS 트랜지스터를 포함하는 집적 회로.
  33. 제 28 항에 있어서,
    상기 제 1 가변 입력 저항기는 상기 저항기 제어 전압과 동일한 게이트 전압을 갖는 MOS 트랜지스터를 포함하는 집적 회로.
  34. 제 33 항에 있어서,
    상기 제 1 가변 입력 저항기는 직렬 연결된 다수의 MOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터 각각은 상기 저항기 제어 전압과 동일한 게이트 전압을 갖는 집적 회로.
  35. 제 34 항에 있어서,
    직렬로 연결된 한쌍의 MOS 트랜지스터와 접지 사이에 연결된 적어도 하나의 캐패시터를 더 포함하는 집적 회로.
  36. 제 28 항에 있어서,
    상기 입력 검출 회로는 비교기를 포함하는 집적 회로.
  37. 제 28 항에 있어서,
    상기 제 1 피드백 회로는, 입력으로서 상기 고입력 기준 전압 및 상기 제 1 기준 노드에서의 전압을 갖고, 출력으로서 상기 소스 바이어스 전압을 갖는 제 1 연산 증폭기와, 입력으로서 상기 저입력 기준 전압 및 상기 제 2 기준 노드에서의 전압을 갖고, 출력으로서 상기 싱크 바이어스 전압을 갖는 제 2 연산 증폭기를 포함하는 집적 회로.
  38. 제 37 항에 있어서,
    상기 제 1 연산 증폭기의 출력과 상기 제 2 기준 노드 사이에 연결된 제 1 캐패시터와, 상기 제 2 연산 증폭기의 출력과 상기 제 1 기준 노드 사이에 연결된 제 2 캐패시터중 적어도 하나를 더 포함하는 집적 회로.
  39. 제 28 항에 있어서,
    상기 제 2 피드백 회로는 입력으로서 상기 고입력 기준 전압 및 상기 제 3 기준 노드에서의 전압을 갖고, 출력으로서 상기 능동 저항기 바이어싱 전압을 갖는 연산 증폭기를 포함하는 집적 회로.
  40. 제 28 항에 있어서,
    상기 제 1 입력 버퍼부는 상기 제 1 가변 전류 소스와 상기 제 1 가변 전류 싱크 사이에 직렬로 연결된 적어도 하나의 이득 제한 저항기를 더 포함하는 집적 회로.
  41. 제 23 항에 있어서,
    상기 제 1 입력은 상기 제 1 출력에 연결되고, 상기 제 2 입력은 상기 제 2 출력에 연결되는 집적 회로.
  42. 제 28 항에 있어서,
    저항기 인에이블 신호를 갖는 저항기 인에이블 회로를 더 포함하며, 상기 저항기 인에이블 회로는 상기 저항기 인에이블 신호에 응답하여, 상기 가변 입력 저항기를 인에이블시키기 위한 상기 능동 저항기 바이어싱 전압과 상기 가변 입력 저항기를 디스에이블시켜서 상기 가변 입력 저항기를 고임피던스 상태로 하기에 충분한 크기를 갖는 바이어싱 전압중 하나로서 저항기 제어 전압을 교대로 선택하는 집적 회로.
  43. 제 42 항에 있어서,
    상기 출력 제어 회로에 의해 선택가능한 제 3 스위치 구성을 더 포함하므로써, 상기 제 1 및 제 2 출력중 적어도 하나에 연결된 스위치 모두가 비도전 상태로 되는 집적 회로.
  44. 제 43 항에 있어서,
    상기 제 1 전류 바이어스 기준 회로부 및 상기 제 1 저항기 바이어스 기준 회로부는 상기 제 1 출력 버퍼부와 실질적으로 동일한 동작 특성을 각각 지니며, 상기 제 2 전류 바이어스 기준 회로부 및 상기 제 2 저항기 바이어스 기준 회로부는 각각 상기 제 2 출력 버퍼부와 실질적으로 동일한 동작 특성을 지니며, 상기 제 2 가변 입력 저항기는 상기 제 1 가변 입력 저항기와 실질적으로 동일한 동작 특성을 지니는 집적 회로.
  45. 상기 집적 회로가 제 1 및 제 2 단부를 각각 갖는 제 1 및 제 2 균형잡힌 전송 라인에 연결된 청구항 43에 기재된 집적 회로를 복수 포함하되, 상기 각 회로는 상기 제 1 전송 라인에 연결된 상기 제 1 출력과, 상기 제 2 전송 라인에 연결된 상기 제 2 출력을 지니며, 상기 제 1 단부에서 전송 라인과 연결된 제 1 회로와, 상기 제 2 단부에서 전송 라인과 연결된 제 2 회로를 포함하는 다수의 집적 회로.
  46. 제 45 항에 있어서,
    상기 제 1 및 제 2 회로내의 상기 제 1 가변 입력 저항기는 인에이블되며, 상기 다수의 집적 회로의 다른 나머지 모든 집적 회로내의 상기 제 1 가변 입력 저항기는 디스에이블되는 다수의 집적 회로.
  47. 다수의 전류 소스용 바이어스 전압을 발생하며, 두 지점에서 제어된 전압 및 전류를 발생하는 전류 바이어싱 회로에 있어서,
    제 1 노드에서 공급 전압과 기준 저항기 사이에 직렬로 연결된 제 1 전압 제어형 전류 소스와,
    제 2 노드에서 접지와 상기 기준 저항기 사이에 직렬로 연결된 제 1 전압 제어형 전류 싱크와,
    제 1 기준 전압과 상기 제 1 노드에 연결된 입력을 갖고, 상기 제 1 전압 제어형 전류 소스에 연결된 출력을 갖되, 상기 제 1 노드에서의 전압이 상기 제 1 기준 전압과 실질적으로 동일하도록 상기 제 1 전압 제어형 전류 소스를 바이어싱하는 제 1 피드백 회로와,
    제 2 기준 전압과 상기 제 2 노드에 연결된 입력을 갖고, 상기 제 1 전압 제어형 전류 싱크에 연결된 출력을 갖되, 상기 제 2 노드에서의 전압이 상기 제 2 기준 전압과 실질적으로 동일하도록 상기 제 1 전압 제어형 전류 싱크를 바이어싱하는 제 2 피드백 회로
    를 포함하는 전류 바이어싱 회로.
  48. 제 47 항에 있어서,
    상기 제 2 노드와 상기 제 1 피드백 회로의 출력 사이에 연결되는 제 1 캐패시터와, 상기 제 1 노드와 상기 제 2 피드백 회로의 출력 사이에 연결되는 제 2 캐패시터중 적어도 하나를 더 포함하는 전류 바이어싱 회로.
  49. 제 47 항에 있어서,
    상기 제 1 및 제 2 피드백 회로는 연산 증폭기를 포함하는 전류 바이어싱 회로.
  50. 청구항 48에 개시된 전류 바이어싱 회로에 의해 바이어싱되는 출력 버퍼 회로에 있어서,
    상기 전원 공급원과 전류 스위치 사이에 연결되어, 상기 제 1 피드백 회로의 출력 전압에 의해 결정되는 전류를 공급하는 출력 전류 소스와,
    접지와 전류 스위치 사이에 연결되어, 상기 제 2 피드백 회로의 출력 전압에 의해 결정되는 전류를 싱킹하는 출력 전류 싱크
    를 포함하되,
    상기 전류 스위치를 통한 상기 출력 전류 소스와 출력 전류 싱크에 로드(load)가 연결될 수 있는
    출력 버퍼 회로.
  51. 청구항 47에 의해 바이어싱되는 능동 저항기 제어 회로에 있어서,
    상기 전원 공급원과 제 3 노드에서의 전압 제어형 저항기 사이에 직렬로 연결되며, 상기 제 1 피드백 회로의 출력 전압에 의해 결정되는 전류를 공급하는 제 2 전압 제어형 전류 소스와,
    접지와 상기 제 4 노드에서의 상기 전압 제어형 저항기 사이에 직렬로 연결되며, 상기 제 2 피드백 회로의 출력 전압에 의해 결정되는 전류를 싱킹하는 제 2 전압 제어형 전류 싱크와,
    상기 제 1 기준 전압과 상기 제 3 노드에서의 전압에 연결되는 입력을 갖고, 상기 전압 제어형 저항기에 연결되는 출력을 가지며, 상기 제 3 노드에서의 전압이 상기 제 1 기준 전압과 실질적으로 동일하도록 상기 전압 제어형 저항기를 바이어싱하는 제 3 피드백 회로
    를 포함하는 능동 저항기 제어 회로.
  52. 제 51 항에 있어서,
    상기 제 3 피드백 회로는 연산 증폭기를 포함하는 능동 저항기 제어 회로.
  53. 청구항 51에 개시된 저항기 제어 회로에 의해 바이어싱되는 입력 버퍼 회로에 있어서,
    상기 입력 버퍼는 상기 제 3 피드백 회로의 출력 전압에 의해 결정되는 저항값을 갖는 전압 제어형 입력 저항기를 포함하는 입력 버퍼 회로.
  54. 청구항 47에 개시된 전류 바이어싱 회로에 의해 바이어싱되는 능동 저항기 제어 회로에 있어서,
    상기 전원 공급원과 제 3 노드에서의 전압 제어형 저항기 사이에 직렬로 연결되며, 상기 제 1 피드백 회로의 출력 전압에 의해 결정되는 전류를 공급하는 제 2 전압 제어형 전류 소스와,
    접지와 제 4 노드에서의 상기 전압 제어형 저항기 사이에 직렬로 연결되며, 상기 제 2 피드백 회로의 출력 전압에 의해 결정되는 전류를 싱킹하는 제 2 전압 제어형 전류 싱크와,
    상기 제 2 기준 전압과 상기 제 4 노드에서의 전압에 연결되는 입력을 갖고, 상기 전압 제어형 저항기에 연결되는 출력을 가지며, 상기 제 4 노드에서의 전압이 상기 제 2 기준 전압과 실질적으로 동일하도록 상기 전압 제어형 저항기를 바이어싱하는 제 3 피드백 회로
    를 포함하는 능동 저항기 제어 회로.
  55. 제 54 항에 있어서,
    상기 제 3 피드백 회로는 연산 증폭기를 포함하는 능동 저항기 제어 회로.
  56. 청구항 54에 개시된 저항기 제어 회로에 의해 바이어싱되는 입력 버퍼 회로에 있어서,
    상기 입력 버퍼는 상기 제 3 피드백 회로의 출력 전압에 의해 결정되는 저항값을 갖는 전압 제어형 입력 저항기를 포함하는 입력 버퍼 회로.
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