KR100276394B1 - 신호수신 및 신호처리장치 - Google Patents

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Abstract

본 발명은 정보 반송 신호를 전압 펄스형으로 전송하는 하나 이상의 도체(L2)에 접속된 신호 수신 및 신호 처리 장치를 포함한다. 도체(L2)는 신호 수신 회로에 속하는 트랜지스터(NT21)에 접속되어 전압 펄스의 변화 및 펄스의 전압값을 이용함으로써 전류(12)에 영향을 미친다. 전류는 트랜지스터(NT21)를 통해 흐르는 펄스형이다. 전류는 전압 펄스 변화 및 전압 레벨에 의해 발생되고, 신호 처리 회로(3)에서 정보 반송 형태(L3)로 적용된다. 신호 수신 회로에 속하는 트랜지스터(NT21)는 적어도 하나의 다른 트랜지스터(NT23)와 조합되어 전류 미러를 형성한다. 신호 수신 희로가 신호를 수신, 검출 및 처리하는 능력은 전류 발생 회로(10)를 통해 조정가능함으로써, 전류값(IT)의 증가로 전압 펄스의 검출 전송 속도가 증가되고, 그 역으로도 동일하다.

Description

신호 수신 및 신호 처리 장치
이런 종류의 신호 수신 및 신호 처리 장치는 단일 도체상에 나타나는 (싱글-엔드(single-ended) 신호 전송), 또는 2개의 도체상이나 그 사이에 나타나는 (차동신호 전송) 펄스형 전압 변화를 검출할 수 있다.
간단하게 하기 위하여, 다음의 설명은 차동 신호 전송을 이용하는 응용으로 한정하지만, 본 발명은 2 종류의 신호 전송 시스템에 적용할 수 있다.
하나의 도체의 전압 전위를 싱글 엔드 신호 전송에 요구되는 일정한 레벨로 유지하도록 하는 방법은 당업자에게는 명백하다. 그럼에도 불구하고, 이는 다음에서 설명된다.
각종 작업 조건을 이룰 상기 신호 수신 및 신호 처리 장치를 제조하는 다양한 기술의 사용이 공지되어 있다,
CMOS 기술 및 바이폴라 기술 모두가 전술된 종류의 신호 수신 장치 및 신호처리 장치를 제조하는 데에 사용되었다. 다음의 설명은 바이폴라 기술을 사용한 경우의 기능차가 그렇게 중요하지 않고, 당업자에게는 명백함에 따라 주로 CMOS 기술에 대한 것이다. 또한, CM0S 기술 및 바이폴라 기술을 다른 공지된 기술에 적응하기 위해 어떤 변경을 필요로 하는가는 당업자에게는 명백하다.
이런 종류의 장치를 제조할 때, 특히, 다음의 기준이 중요하다.
1. 신호 수신 회로 및 신호 처리 회로에 관한 CM 영역의 스팬(span) 및 전압값. (CM 영역은 차동 전송 시스템에서 수신 전압 펄스가 신호 수신 회로에 의해 검출되는 범위내에 있는 전압 영역이다.)
2. 반복 주파수의 한계치는 신호 수신 회로에 의해 검출되어 서로 구별된 후 신호 처리 회로에 의해 처리되는 도체상의 전압 변화의 최고 주파수.
3. 신호를 검출하는 데에 필요한 전압 변화 또는 진폭 변화로서, 여기에서 작은 진폭은 저속으로 수신되지만, 고속에서의 큰 진폭이 요구됨.
도체에 나타나는 정보 반송 신호를 PM0S 트랜지스터에 속하는 게이트 접속부에 접속하는 것이 공지되어 있는데, 여기에서 CM 영역은 공급 전압(Vcc)의 약 절반이상에서 제로 전위까지의 전압 영역을 포함한다.
PM0S 트랜지스터 및 후방(post) 접속된 전류 미러 또는 후방 접속된 캐스코드(cascode) 접속을 이용하여 하향의 CM 영역을 제로 전위의 약간 아래(대략 -0.7V)에 제공한다.
또한, PMOS 트랜지스터가 NMOS 트랜지스터에 의해 제공된 것보다 낮은 반복주파수의 하한치(200Mb/s까지)를 나타내는 것도 공지되어 있다.
PMOS 트랜지스터 대신에 NMOS 트랜지스터를 이용하여 공급 전압으로부터 하향 연장한 CM 영역을 공급 전압의 절반 이하에 제공한다. 이는, 실제 응용에서, CM 영역이 적어도 PMOS 트랜지스터 및 후방 접속된 전류 미러 또는 캐스코드 접속이 이루어진 영역내에 있도록 한다.
전술된 종류의 신호 수신 및 신호 처리 장치를 구성할 때, 종래에는 신호 처리 회로내의 2개의 트랜지스터를 이용하여 조합함으로써, 제1트랜지스터를 통하는 전류는 제2트랜지스터를 통한 전류와 같도록 미러되고, 제2트랜지스터의 드레인- 소스 전압은 제1트랜지스터를 통한 전류 변화와 관련해서 비교적 크게 변화될 수 있다.
또한, 종래에는 캐스코드 접속에 의해 제2트랜지스터를 통한 전류가 드레인-소스 전압(고 임피던스 전류 발생기)과 무관하게 하는 것이다. "윌슨(wilson) 전류 미러"로 공지된 3개의 트랜지스터를 갖는 접속 등의 다른 전류 미러 접속도 공지되어 있다.
참고 문헌은 P.E A1len에 의한 간행물인 CMOS Analogue Circuit Design(ISBN 0-03-006587-9)이며, 그것은 이미 공지된 종래 기술을 더 상세하게 이해시킨다.
CMOS 기술은 PMOS 트랜지스터 및 NMOS 트랜지스터를 이용하고, 다음에서, 트랜지스터는 트랜지스터가 NMOS 또는 PMOS 트랜지스터인지를 표시하기 위해 제각기 도면 번호 앞에 "N" 또는 "P"로 설명된다.
다음의 설명 및 청구범위에서, "전류 미러"라는 표현은 2,3 또는 그 이상의 트랜지스터가 사용되든지 간에 무관하게 모든 종류의 전류 미러를 포함하는 것으로 이해된다. 윌슨 회로 및 캐스코드 회로는 전류 발생기로서 접속될 때 양호한 속성(attributes)을 제공하는 전류 미러 접속을 나타낸다.
다음의 설명에서는 용어 "NMOS 트랜지스터"를 사용하지만, 이런 용어는 바이 폴라 NPN 트랜지스터 및 다른 기술의 등가의 트랜지스터를 포함하는 것으로 고려되어야 한다. 바이폴라 PNP 트랜지스터 등도 용어 "PMOS 트랜지스터"에 포함되도록한다.
신호 수신 트랜지스터를 통한 선택된 전류값이 어떤 영역내에서 고속의 신호를 수신, 검출 및 처리하는 능력에 직접 비례하는 것으로 공지되어 있다.
전류값의 상한은 트랜지스터내의 전류 밀도 때문에 트랜지스터가 증폭 모드를 이탈하거나 나가는 곳으로 설정된다.
본 발명은 1994년 2월 21일자로 출원된 스웨덴 특허 출원 제9400593-1호에서 더 상세히 설명되는 신호 수신 및 신호 처리 장치를 더 개선시킨 것이고, 그것은 참고 문헌으로 본원과 결부된다.
상기 설명했듯이, 종래기술을 고려하고, 상기 기술분야내의 경향에 대해, 기술적인 문제로서, 트랜지스터를 통한 전류값을 조정하여 최고 속도로 변화시킴으로써 신호 수신 회로가 고 전송 속도로 수신, 검출 및 처리하는 능력을 갖도록 하는 특정한 전류 발생 회로를 통해 신호 수신 회로에 속하는 트랜지스터를 공급하는 신호 수신 장치를 제공할 수 있는 데에 있다.
또한, 기술적인 문제로서, 선택된 전류값을 여러 단계에서 선택하여, 많은 고정 전류값중의 하나가 많은 이용 가능한 최대 전송 속도중의 하나에 따라 선택될 수 있도록 하는 조건을 생성시킬 수 있는 데에 있다.
전류값을 단계에서 조정할 때, 전류 발생 회로에 속하고, 부분 전류를 발생시키는 하나 또는 수개의 소자를 활성화시켜 각 단계를 형성해야 하는 기술적인 문제가 있다.
부분 전류 발생 소자를 제어 회로에 의해 활성화 및 비활성화시켜, 디지털 및 아날로그 신호를 발생시킬 수 있도록 구조의 상세사항을 나타낼 수 있는 데에 기술적 문제가 있다.
제어된 트랜지스터에 의해 각 부분 전류 발생 소자를 활성화 및 비활성화시키고, 제어 트랜지스터의 게이트 단자의 전압값은 2개의 직렬 접속된 트랜지스터상태(하나는 PMOS 트랜지스터이고, 다른 것은 NMOS 트랜지스터이다)에 의해 결정되고, 직렬 접속된 트랜지스터의 게이트 단자는 상호 접속되어 제어 회로의 출력 신호에 의해 영향을 받는 것을 나타낼 수 있는 기술적 문제가 있다.
또한, 기술적인 문제로서, 전류값을 아날로그로 조정할 수 있는 전류 발생 회로를 나타낼 수 있는 데에 있다.
다른 기술적인 문제는 전류 발생 회로가 도체상에 나타나는 전압 펄스를 통해 접속되거나 분리될 수 있도록 요구되는 기술적 접속 수단을 실현시키는 것이다.
전술한 기술적 문제 및 상기 스웨덴 특허 출원에서 언급된 하나 이상의 기술적 문제를 해결할 의도로서, 본 발명은 상기 언급된 종류의 특성 및, 다음의 청구항 1의 건제부에 따른 특성을 갖는 신호 수신 및 신호 처리 장치를 제공한다.
본 발명에 따르면, 신호 수신 회로에 속하는 하나 이상의 트랜지스터는 제각기 적어도 하나의 다른 트랜지스터와 조합되어 서로 전류 미러를 형성한다. 신호수신 회로가 신호를 수신, 검출 및 처리하는 능력은 전류 발생 회로를 통해 조정할 수 있어, 전류값의 증가로 최대 속도가 증가되고, 그 역으로도 동일하다.
일실시예에서, 전류값은, 전류 발생 회로에 속하고, 부분 전류를 발생시키는 하나 이상의 소자를 활성화시켜 형성된 단계에서 조정 가능하다.
부분 전류 발생 소자는 디지털 신호에 의해 활성화될 수 있는 제어 회로에 의해 활성화 및 비활성화된다.
부분 전류 발생 소자는 제어된 트랜지스터에 의해 활성화 및 비활성화된다. 제어 트랜지스터의 게이트 단자의 전압값은 하나가 PMOS 트랜지스터이고, 다른 것이 NMOS 트랜지스터인 2개의 직렬 접속된 트랜지스터 상태에 의해 결정되고, 여기에서 직렬 접속된 트랜지스터의 게이트 단자는 상호 접속되어, 제어 회로의 디지털 출력 신호에 의해 영향을 받는다.
본 발명에 따르면, 전류를 아날로그 방식으로 조정하여, 신호의 연속적인 레이트 스케일(rate scale)로부터 최대 속도를 선택하여 정보 반송 신호를 검출하여 처리할 수 있다. 전류 발생 회로는 도체상에 나타나는 전압 펄스와 같은 논리 신호를 통해 접속 또는 분리될 수 있다.
본 발명에 따른 신호 수신 및 신호 처리 장치에 의해 주로 제공된 장점은 신호 수신 회로가 적절한 전류값에 의해 신호를 수신, 검출 및 처리할 능력을 조정할 가능성을 갖는 것이다. 전류를 조정함으로써, 전류값의 증가로 최대 전송 속도가 증가되고, 신호 수신 및 신호 처리는 고 분리 능력으로 수행될 수 있고, 또한, 그 역으로도 동일하다.
본 발명에 따라 신호 수신 및 신호 처리 장치의 주 특성은 청구항 1의 특징부에서 언급된다.
본 발명은 신호 수신 및 신호 처리 장치에 관한 것이다. 본 발명은 특히 신호 수신 회로 및 신호 처리 회로에 관한 것으로서, 여기에서 신호의 특성은 초당 메가비트(Mb/s) 영역에서 초당 기가비트(Gb/s) 영역까지의 범위에서, 1Mb/s 이상, 양호하게는 100Mb/s 이상인 선택된 높은 반복 주파수를 갖는 펄스형 전압 변화 형태로 있다.
전압 변화는 전송 회로에 의해 제어되어, 내부 구조를 가진 디지털 정보 반송 신호를 표시한다. 디지털 신호는 특히 신호 전송 도체에 의해 왜곡된다. 수신 회로는 왜곡된 디지털 신호를 검출하여 수신할 수 있다.
이런 종류의 장치는 수신된 (왜곡된) 신호를 내부 신호 구조를 갖는 전송된 신호에 적응시키기 위해 사용된다, 어떤 잘못된 전압 레벨을 나타내고, 소정의 동상 모드(common mode ; CM) 영역에 적응되지 않는 수신된 신호는 신호 처리 장치에 의해 신호 교환에 필요한 조건에 더 알맞은 내부 신호 구조로 적응된다
그런 신호 수신 및 신호 처리 장치는 전압 펄스형의 정보 반송 신호를 전송하는 도체에 접속된다. 도체는 신호 수신 회로에 속하는 트랜지스터에 접속되어, 전압 펄스의 변화 및 펄스 전압값을 이용하여 전류에 영향을 주도록 한다. 전류는 트랜지스터를 통해 흐르는 펄스형이고, 전압 펄스 변화 및 전압 레벨에 의해 발생된다. 신호 처리 회로에서, 전류는 수신 신호보다 내부 회로 구조에 적당한 정보반송 형태로 적응된다.
이런 종류의 신호 수신 및 신호 처리 장치는 200Mb/s까지의 범위의 펄스 속도(rate)를 갖는 전압 펄스의 정보 내용을 평가하는 데에 유용하다.
본 발명에 따른 신호 수신 및 신호 처리 장치의 양호한 실시예는 첨부 도면을 참고로 더욱 상세하게 설명된다.
제1도는 본 발명에 따른 장치의 일반적인 블록도이다.
제2도는 신호 수신 및 신호 처리 장치의 배선도이다.
제3도는 전류 발생 회로의 배선도이다.
본 발명에 따른 장치는 신호 수신 및 신호 처리 장치(1) 및 전류 발생 회로(10)를 도시한 제1도의 블록도로 설명된다. 전류 발생 회로(10)는 제어 회로(100)에 의해 영향을 받아, 이용 가능한 다수의 고정 전류값의 하나를 발생시킨다.
회로(10)는 또한 제어 회로(100)를 통해 아날로그 전압값에 따른 전류값을 발생시킬 수 있다.
아날로그 방식으로 선택된 전류값은 하나 이상의 고정 전류값에 가산될 수 있다.
참고 문헌은 제1 및 2도에 따른 신호 수신 및 신호 처리 장치(1)를 충분히 이해하기 위해 상기 인용된 스웨덴 특허 출원의 설명을 참조한다. 본 발명을 더욱 이해하기 위하여, 상기 스웨덴 출원의 제5도 및 제6도와 본 출원의 제2도는 동일한 번호가 제공된다.
따라서, 신호 수신 및 신호 처리 장치(1)는 정보 반송 신호를 제각기 전압펄스형으로 전송하는 하나 이상의 도체(L1, L2)에 접속된다. 도체(L1)는 신호 수신회로(2)에 속하는 트랜지스터(NT20)에 접속된다. 트랜지스터(NT21)는 도체(L2)에 제공된다.
도체(L1, L2) 상의 전압 펄스의 변화 및 펄스의 전압값은 트랜지스터(NT20)를 통해 흐르는 펄스형 전류(11) 및 트랜지스터(NT21)를 통해 흐르는 펄스형 전류(12)에 영향을 미친다. 신호 처리 회로(3)는 전류 신호를 도체(L3) 상의 정보 운반형태로 적응시킨다.
신호 수신 회로(2)에 속하는 트랜지스터(NT21)는 적어도 하나의 다른 트랜지스터(NT23b)와 조합되어 서로 전류 미러를 형성한다. 각 트랜지스터를 통해 흐르는 전체 전류(IT)는 도체(10a)에 접속된 전류 발생 회로(10)를 통해 조정 가능하다.
따라서, 신호 수신 회로가 신호를 수신, 검출 및 처리하기 위한 능력을 조정함으로써, 전류값의 증가로 감도가 개선되어 향상되고, 수신 신뢰도가 높아지며, 처리 속도가 증가하고, 그 역으로도 동일하다.
전체 전류값(IT)은 단계에서 조정 가능한 데, 여기서, 각 단계는 제3도의 전류 발생 회로에 속하는 하나 이상의 소자(11,12,13)를 활성화시킴으로서 형성된다. 소자(11,12,13)는 제각기 부분 전류를 발생시킨다.
부분 전류 발생 소자(11,12,13)는 제각기 도체(16a,17a)에 나타나는 전압펄스에 의해 활성화 및 비활성화된다. 전압 펄스는 제어 회로(15,15a)에 의해 활성화된다.
제어 회로(15)에 속하는 도체(16a)는 제1 및 3 부분 전류 발생 소자(11,13)에 접속되는 반면에, 제어 회로(15a)에 속하는 도체(17a)는 제2 및 3 부분 전류 발생 소자(12,13)에 접속된다.
도체(16 또는 17) 상의 제어 회로(100)로부터의 고 신호에 응답하여 출력 도체(16a 또는 17a) 상에 저 신호가 발생된다.
제어 회로(100)는 도체(16,17,21) 상에 나타나는 신호를 선택하여 활성화시켜, 바람직한 최고 비트 속도에 대응하는 전류값 또는 전류값의 결합을 선택한다.
제어 회로(100)는 또한 도체(20) 상에서 아날로그 신호를 발생시켜, 소자(11,12,13 또는 14)를 활성화시키거나 비활성화시킬 수 있다.
제3도의 상기 예시된 부분 전류 발생 소자(11,12,13)는 실질적으로 동일하므로 소자(11)만이 아래에서 설명된다. 제1 부분 전류 발생 소자(11)는 제어된 NMOS 트랜지스터(11a)에 의해 활성화되어 전류를 공급할 수 있고, 그에 의해 비활성화될 수 있다. 제어 트랜지스터의 게이트 단자의 전압값은 하나가 PMOS 트랜지스터이고, 나머지가 NMOS 트랜지스터인 2개의 직렬 접속된 트랜지스터의 상태에 의해 결정된다. 직렬 접속된 트랜지스터의 게이트 단자는 상호 접속되어, 제어 회로(100)의 출력 신호와, 제어 회로를 통해 도체(16a) 상에 접속되는 신호에 의해 영향을 받는다.
도체(16) 상의 논리 레벨이 높을 경우에는 도체(16a) 상에 저 논리 레벨이 나타나고, 동시에 도체(17) 상에 저 논리값이 나타날 경우에는 소자(11)만이 활성화된다.
저 논리값이 도체(16)에 나타나고, 고 논리값이 도체(17)에 나타나면, 제2소자(12)는 활성화된다.
2개의 소자(11 및 12)뿐만 아니라, 제3소자(13)는 도체(16) 및 도체(17)에서 고 논리 레벨로 활성화된다.
소자(11)를 통해 이미 결정된 전류값은 트랜지스터(11b)의 값에 의해 결정되고, 소자(12)를 통한 전류값은 트랜지스터(12b)의 값에 의해 결정된다.
이용 가능한 다수의 고정 전류값(0; I11; I12 ; 및 I11 + I12 + I13) 중 하나는 소자(11,12,13)의 디멘셔닝(dimensioning)으로 회로(10)를 통해 선택될 수 있다.
도체(21)에 나타나는 전압값에 비례하는 다른 아날로그 전류값(I14)을 각각의 상기 고정 전류값에 가산할 수 있다. 이는 소자(11,12 및 13)에 의해 제공된 고정값 이상의 전류값을 증가시키는데 사용된다.
모든 소자(11,12,13)는 제어 회로(100)에 의해 도체(20) 상에 발생된 고 또는 저 논리값을 통해 접속되거나 분리될 수 있다.
전류 "Iref"는 트랜지스터 접속부(T30)에 의해 차단되고, 도체(32)는 트랜지스터(T31)를 통해 도체(33)의 기준 전압(제로 레벨)에 접속된다. 소자(11,12,13,14)는 도체(20) 상의 고 레벨 또는 전압에서 차단된다.
소자(11,12,13)가 분리될 때조차도, 신호 수신 회로에 대한 전류값은, 회로(14)내의 (캐스코드 기준 전압에 의해 활성화된) 트랜지스터(14a)를 활성화시켜, 트랜지스터(21a)가 도체(21)상의 전류 전압값에 따라 전류값을 조정하도록 함으로써 도체(21)상의 조정 가능한 전압값을 사용하여 아날로그 방식으로 조정될 수 있다.
전류값(IT)은 병렬로 접속된 다수의 트랜지스터를 사용함으로써 트랜지스터(11b)의 디멘셔녕을 통해 "Iref" 보다 더 높게 되도록 선택될 수 있다·
본 발명이 예시된 실시예로 제한되지 않으며, 다음의 청구범위의 범주내에서 변경이 이루어질 수 있다.

Claims (6)

  1. (정정) 정보 반송 신호를 전압 펄스형으로 전송하는 적어도 하나의 도체에 접속된 신호 수신 및 신호 처리 장치에 있어서, 상기 도체에 접속되어 전압 펄스 변화 및 펄스의 전압값을 이용함으로써 전류에 영향을 미치는 트랜지스터를 포함하는 신호 수신 회로로서, 상기 전류는 상기 트랜지스터를 통해 흐르는 펄스형이고, 전압 펄스 변화 및 전압 레벨에 의해 발생되는 신호 수신 회로와, 상기 전류를 정보 반송 형태로 적응시키는 신호 처리 회로를 구비하는데, 상기 트랜지스터는 적어도 하나의 다른 트랜지스터에 접속되어 전류 미러를 형성하고, 상기 신호 수신 회로가 신호를 수신, 검출 및 처리하는 능력은 전류 발생 회로를 통해 조정 가능함으로써, 전류값의 증가로 전압 펄스의 검출 속도가 증가하고, 전류값의 감소로 전압 펄스의 검출 속도가 감소하는 것을 특징으로 하는 신호 수신 및 신호 처리 장치.
  2. (정정) 제1항에 있어서, 상기 전류값은, 상기 전류 발생 회로에 속하고, 부분 전류를 발생시키는 하나 이상의 소자를 활성화시켜 선택되는 단계에서 조정 가능한 것을 특징으로 하는 신호 수신 및 신호 처리 장치.
  3. (정정) 제2항에 있어서, 상기 소자는 디지털 신호에 의해 활성화되는 제어 회로에 의해 활성화 및 비활성화되는 것을 특징으로 하는 신호 수신 및 신호 처리 장치.
  4. (정정) 제2항에 있어서, 상기 전류 발생 회로에 속하는 상기 소자는 제각기 제어된 트랜지스터에 의해 활성화 및 비활성화되고, 상기 제어된 트랜지스터의 게이트 단자의 전압값은 하나가 PMOS 트랜지스터이고, 나머지가 NMOS 트랜지스터인 2개의 직렬 접속된 트랜지스터의 상태에 의해 결정되고, 상기 직렬 접속된 트랜지스터의 게이트 단자는 상호 접속되어 제어 회로의 출력 신호에 의해 영향을 받는 것을 특징으로 하는 신호 수신 및 신호 처리 장치.
  5. (정정) 제1항에 있어서, 상기 전류값은 아날로그 방식으로 적어도 부분적으로 조정가능한 것을 특징으로 하는 신호 수신 및 신호 처리 장치.
  6. (정정) 제1항에 있어서, 상기 전류 발생 회로는 도체에 나타나는 선택된 논리 레벨에 응답해서 접속 및 분리되는 것을 특징으로 하는 신호 수신 및 신호 처리 장치.
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