TWI396858B - 延遲電路、測試裝置、時序產生器、測試模組以及電子元件 - Google Patents

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Description

延遲電路、測試裝置、時序產生器、測試模組以及電子元件
本發明關於使輸入訊號延遲並輸出的延遲電路、具備該延遲電路的測試裝置、時序產生器、測試模組、以及電子元件。本申請案與下述日本申請案相關。承認參照文獻的併入的指定國，以參照的形式將下述申請案的內容併入本申請案中，且將其作為本申請案的一部分。
日本專利特願2005－177851申請日2005年6月17日
先前，作為使輸入訊號延遲的延遲電路，已知有一種電路，其藉由使輸入訊號的波形產生遲緩，而使輸入訊號產生特定的延遲。例如，已知有一種延遲電路，將輸入訊號輸入至反相器，使反相器的負載電容充放電後，輸出該負載電容下的電壓波形。該延遲電路中，控制該反相器的電源電流從而控制負載電容的充放電電流，藉此，對負載電容下的電壓波形的上升時間及下降時間進行調整，以此控制給予至輸入訊號的延遲量。
由於相關專利文獻等目前尚並未被認知，故省略其記載。
但是，先前的延遲電路中存有如下情形，即，產生較大延遲時，脈衝變得不穩定。例如，於使負載電容充放電的延遲電路中產生較大延遲量之情形時，減小對負載電容進行充電的電流值。該延遲電路中，於輸入訊號的脈衝呈H邏輯時對負載電容進行充電，但由於充電電流較小，故脈衝呈H邏輯的時間中，存有如下情形：即，負載電容的電壓未達到特定基準值之情形、或無法充分獲得負載電容的電壓變成大於等於基準值的時間之情形。
相對於如此之問題可考慮如下形態，即，將多個延遲電路串列連接，且於各延遲電路中，產生脈衝穩定的範圍內的延遲量。但是，即便於該種形態中，各延遲電路所輸出的波形亦產生遲緩。各延遲電路中，根據輸入訊號的電壓使CMOS(Complementary Metal－Oxide Semiconductor，互補金屬氧化半導體)電晶體接通/斷開，並以對應於延遲設定的電源電流使負載電容進行充放電，但從前段延遲電路中所接受的訊號的波形產生遲緩之情形時，將可使對應於延遲設定的電源電流流動之充分的電壓施加於CMOS電晶體的時序產生延遲。因此，該延遲電路中的延遲時間相對於延遲設定存在誤差。因此，該延遲電路中延遲的直線性(linearity)產生劣化。
因此，本發明之目的在於，提供一種可解決上述課題之延遲電路、測試裝置、測試模組、電子元件、以及時序產生器。此目的是藉由對申請專利範圍中獨立項所揭示的特徵加以組合而達成的。且，附屬項中規定了本發明的更有利的具體例。
為解決上述課題，於本發明之第1形態中，提供一種使輸入訊號延遲並輸出的延遲電路，其包括：第1延遲元件，接受輸入訊號，且使輸入訊號延遲並輸出；以及緩衝器，接受第1延遲元件所輸出的延遲訊號，且對第1延遲元件中產生的延遲訊號波形的遲緩進行補正並輸出。
延遲電路可進而包括第2延遲元件，其接受緩衝器所輸出的延遲訊號，且使延遲訊號延遲並輸出。第1延遲元件及第2延遲元件可為分別產生對應於預先設定的延遲設定資料的延遲量之可變延遲元件，緩衝器可為不根據延遲設定資料而產生大致固定的延遲量之元件。
第1延遲元件包括第1反相器，其輸出已使輸入訊號延遲及反轉的延遲訊號，第2延遲元件包括第2反相器，其使延遲訊號延遲及反轉並輸出，緩衝器可將延遲訊號經由串列連接的2個反相器而向第2延遲元件輸出。
第1延遲元件可進而包括第1電流源，其藉由控制第1反相器的電源電流，而對第1反相器上的延遲量進行控制。第2延遲元件可進而包括第2電流源，其藉由控制第2反相器的電源電流，而對第2反相器上的延遲量進行控制。並且，延遲電路可進而包括延遲控制區塊，其對第1電流源及第2電流源所產生的電源電流進行控制。
延遲控制區塊可包括：電壓產生部，產生對應於所給予之延遲設定資料的基本電壓；以及電壓轉換部，其為了於第1電流源及第2電流源產生電源電流，而對應於第1電流源及第2電流源的特性，將基本電壓轉換為控制電壓，並供給至第1電流源及第2電流源。
於本發明之第2形態中，提供一種使輸入訊號延遲並輸出的延遲電路，其包括：第1延遲區塊，接受輸入訊號，且使輸入訊號延遲並輸出；第2延遲區塊，使第1延遲區塊所輸出的延遲訊號延遲並輸出；以及第2延遲控制區塊，對第2延遲區塊上的延遲量進行控制，並且，第1延遲區塊及第2延遲區塊分別包括：第1延遲元件，其接受輸入訊號、且使輸入訊號延遲並輸出；以及緩衝器，其接受第1延遲元件所輸出的延遲訊號，且對第1延遲元件中產生的延遲訊號波形的遲緩進行補正並輸出；其中，第2延遲控制區塊包括：正反器，將輸入至第1延遲區塊的訊號分開接受，且對應於輸入至第1延遲區塊的訊號，取入用以控制延遲量的延遲設定資料；以及延遲控制部，根據正反器所取入的延遲設定資料，對第2延遲區塊上的延遲量進行控制。
第1延遲區塊及第2延遲區塊可分別進而包括第2延遲元件，其接受緩衝器所輸出的延遲訊號，且使延遲訊號延遲並輸出。延遲電路可進而包括第1延遲控制區塊，對第1延遲區塊上的延遲量進行控制，且第1延遲控制區塊及第2延遲控制區塊可將第1延遲區塊及第2延遲區塊上的延遲量控制為大致相同的值。
第1延遲控制區塊可包括：正反器，對應於所給予的觸發訊號而取入延遲設定資料；以及延遲控制部，根據正反器所取入的延遲設定資料，對第1延遲區塊上的延遲量進行控制，且第2延遲控制區塊的正反器可對應於輸入至第1延遲區塊中的訊號，取入第1延遲控制區塊的正反器所輸出的延遲設定資料。
於本發明之第3形態中，提供一種對被測試元件進行測試的測試裝置，其包括：圖案產生器，產生對被測試元件進行測試的測試圖案；波形成形器，使供給至被測試元件的測試訊號根據測試圖案而成形，並供給至被測試元件；以及時序產生器，產生對波形成形器將測試訊號供給至被測試元件的時序進行控制的時序訊號，且時序產生器包括：第1延遲元件，接受基準訊號，且使基準訊號延遲並輸出；以及緩衝器，接受第1延遲元件所輸出的延遲訊號，且對第1延遲元件中產生的延遲訊號波形的遲緩進行補正並輸出。
於本發明之第4形態中，提供一種可使用於對被測試元件進行測試的測試裝置中的測試模組，其包括：第1延遲元件，接受訊號且使訊號延遲並輸出；以及緩衝器，接受第1延遲元件所輸出的延遲訊號，且對第1延遲元件中產生的延遲訊號之波形的遲緩進行補正並輸出。
於本發明之第5形態中，提供一種包括動作電路及與動作電路間進行訊號之收發的延遲電路的電子元件，該延遲電路包括：第1延遲元件，接受訊號且使訊號延遲並輸出；以及緩衝器，接受第1延遲元件所輸出的延遲訊號，且對第1延遲元件中所產生的延遲訊號波形的遲緩進行補正並輸出。
於本發明之第6形態中，提供一種根據基準訊號產生時序訊號的時序產生器，其包括：第1延遲元件，接受基準訊號，且使基準訊號延遲並輸出；以及緩衝器，接受第1延遲元件所輸出的延遲訊號，且對第1延遲元件中所產生的延遲訊號的波形的遲緩進行補正並輸出。
再者，上述發明概要中，並未列出本發明之所有必要特徵，上述多個特徵群的次組合亦可成為發明。
根據本發明，可使輸入訊號高精度延遲。尤其，為使輸入訊號產生較大的延遲而將多段延遲元件從屬連接之情形時，可對輸入訊號之延遲量進行高精度控制。又，使用已對時序進行高精度控制之訊號，可對被測試元件進行高精度測試。
以下，經由發明之實施形態對本發明加以說明，但以下之實施形態並非限定了申請專利範圍中之發明，且實施形態中所說明之特徵的組合並非全部皆為發明的解決方法所必須的。
圖1是表示本發明之實施形態中之延遲電路300的結構之一例的圖。延遲電路300為使輸入訊號延遲並輸出之電路，其包括第1延遲元件310、第2延遲元件330、以及緩衝器320。
第1延遲元件310接受輸入訊號，且使輸入訊號延遲並輸出。又，第1延遲元件310藉由對應於所給予之延遲設定資料使輸入訊號的波形產生遲緩，而使輸入訊號延遲。本例中第1延遲元件310包括源極側電流源312、汲極側電流源316、以及第1反相器314。
第1反相器314接受輸入訊號，且輸出已使輸入訊號延遲及反轉之延遲訊號。源極側電流源312及汲極側電流源316，將對應於所給予之延遲設定資料的電源電流供給至第1反相器314，而對第1反相器314上之延遲量進行控制。
例如，第1反相器314中包括將於閘極端子接受輸入訊號之CMOS電晶體，且相應於CMOS電晶體之接通/斷開，對負載電容進行充電/放電，並將負載電容之電壓波形作為延遲訊號的電壓波形而輸出。源極側電流源312將對負載電容進行充電之電源電流供給至第1反相器314，汲極側電流源316從第1反相器314導入對負載電容進行放電之電源電流。
例如，第1延遲元件310中產生較大延遲之情形時，減小源極側電流源312給予第1反相器314之電源電流，使第1反相器314所輸出之延遲訊號的波形的上升邊緣遲緩。藉由如此之控制，使第1延遲元件310產生所期望之延遲。
緩衝器320接受第1延遲元件310所輸出之延遲訊號，且對第1延遲元件中產生之延遲訊號波形的遲緩進行補正並輸出。此處，較好的是，緩衝器320在保持第1延遲元件310中所產生之延遲的狀態下，對延遲訊號波形之遲緩進行補正。
例如，輸入訊號之延遲訊號的延遲量，是由輸入訊號之上升邊緣的電壓值超過特定臨限電壓的時序，與延遲訊號之上升邊緣的電壓值超過該臨限電壓的時序之差分而得出。此時，緩衝器320將所接受之延遲訊號補正為如下之信號：即，於該延遲訊號之上升邊緣的電壓值超過該臨限電壓的時序中，具有上升時間可接近為零的上升邊緣之訊號。又，緩衝器320亦可將所接受之延遲訊號補正為如下訊號：即，於該延遲訊號之上升邊緣的電壓值超過該臨限電壓的時序中，具有上升時間與輸入訊號之上升邊緣大致相同的上升邊緣之訊號。
於本例中，緩衝器320包括串列連接之2個反相器(322及324)。緩衝器320自第1延遲元件310將延遲訊號經由2個反相器(322及324)輸出至第2延遲元件330。又，緩衝器320亦可包括串列連接之大於2的偶數段反相器。
第2延遲元件330接受緩衝器320所輸出之延遲訊號，且使延遲訊號延遲並輸出。又，第2延遲元件330與第1延遲元件310同樣，藉由對應於所給予之延遲設定資料而使輸入訊號的波形產生遲緩，從而使輸入訊號延遲。又，第2延遲元件330可具有與第1延遲元件310相同之結構。於本例中，第2延遲元件330包括源極側電流源332、汲極側電流源336、以及第2反相器334。第2延遲元件330中之源極側電流源332、汲極側電流源336、以及第2反相器334，可分別具有與第1延遲元件310中之源極側電流源312、汲極側電流源316、以及第1反相器314相同的特性及功能。
藉由如此之構成，可對第1延遲元件310中產生之波形的遲緩進行補正，且可於第2延遲元件330中高精度地產生延遲。又，延遲電路300可將第1延遲元件310及第2延遲元件330上之延遲量控制為大致相同。於本例中，第1延遲元件310及第2延遲元件330中被給予相同之延遲設定資料，且各電流源產生對應於該延遲設定資料之電源電流。於此情形時，第1延遲元件310及第2延遲元件330分別產生將延遲電路300中應產生之延遲量大致一分為二的延遲。
又，藉由對給予延遲電路300之延遲設定資料進行控制，可使延遲電路300中產生所期望之延遲。於此情形時，第1延遲元件310及第2延遲元件330作為分別產生對應於預先設定之延遲設定資料的延遲量之可變延遲電路而發揮功能。又，緩衝器320不根據該延遲設定資料而產生大致固定的延遲量。此時，存有如下情形，即，於延遲設定資料所期待之延遲量與延遲電路300上所產生之延遲量之間，由於緩衝器320中存有延遲而產生誤差。但是，由於緩衝器320上之延遲量不根據延遲設定資料而為固定，故延遲電路300中產生之延遲的直線性不會發生劣化。因此，例如藉由預先測定緩衝器320上的延遲量，可根據延遲設定資料而對延遲電路300中的延遲進行高精度控制。
圖2(a)~圖2(b)是表示輸入訊號及延遲訊號之波形之一例的圖。圖2(a)表示先前之延遲電路中的波形，圖2(b)表示第1延遲元件310中的波形。如圖2(a)所示，藉由一段延遲元件而產生較大延遲之情形時，必須增大延遲波形之上升及下降的遲緩。因此，存有如下情形：即，延遲訊號之電壓超過特定之臨限電壓Vth的時序產生延遲，無法充分確保延遲訊號的穩定時間(settling time)。
相對於此，延遲電路300中之第1延遲元件310產生將延遲電路300中應產生之延遲量T一分為二的延遲。因此，自延遲訊號之上升邊緣的起始點至延遲訊號的電壓超過特定臨限電壓Vth為止的時間，相對於圖2(a)所示之示例，變為大致一半。因此，於第1延遲元件310所輸出之延遲訊號中，可確保穩定時間。
又，圖1中表示包括2個延遲元件之延遲電路300，但即使將延遲電路300中應產生之延遲量一分為二之時，亦無法確保各延遲元件中延遲訊號的穩定時間之情形時，延遲電路300可進而包括具有與第1延遲元件310或第2延遲元件330結構相同的延遲元件，且該延遲元件從屬於第2延遲元件330。延遲電路300可包括多個延遲元件，以使於各段延遲元件中分割而產生應產生之延遲量之情形時，各段延遲元件上的延遲量為延遲訊號脈衝穩定的範圍。
圖3是表示第2延遲元件330之負載電容中之訊號的波形之一例的圖。圖3(a)表示第2延遲元件330中，對負載電容進行充電之電流波形之例，圖3(b)表示該負載電容中之電壓波形之例。第2延遲元件330之源極側電流源332產生對應於延遲設定資料的電源電流I0 ，但由於第2反相器334具備CMOS電晶體的特性、以及所輸入之延遲訊號的電壓波形，而使得供給至負載電容之充電電流達到I0 的時間產生延遲。
例如，對於CMOS電晶體之閘極端子上施加有電壓Vg時，CMOS電晶體輸出充電電流I0 之情形加以說明。此時，若輸入至CMOS電晶體之閘極端子之延遲訊號的上升邊緣的電壓值達到Vg的時間可接近為零，則如圖3(a)之理想波形所示，充電電流達到I0 的時間(t2－t0)可接近為零。此時，負載電容中之電壓波形的電壓值如圖3(b)之理想波形所示，以大致固定的傾斜度增加。於此情形，第2延遲元件330中延遲之直線性不發生劣化。
但是，如圖2(b)中的延遲波形所示，輸入至CMOS電晶體之閘極端子的延遲訊號的上升產生遲緩之情形時，CMOS電晶體之閘極電壓達到Vg需要耗費時間。於此情形時，如圖3(a)的實際波形所示，負載電容之充電電流達到I0 的時間(t1－t0)產生延遲。此時，負載電容中之電壓波形如圖3(b)的實際波形所示，包含非線形增加之區域(t0~t1)及線形增加之區域(t1~)。因此，第2延遲元件330中之延遲的直線性發生劣化。
根據圖1所示之延遲電路300，將緩衝器320設置於第2延遲元件330前段，於維持第1延遲元件310中產生之延遲的狀態下，對輸入至第2延遲元件330之延遲訊號波形的遲緩進行補正。因此，可減少圖3中所說明之延遲的直線性之劣化。因此，可產生高精度之延遲。
圖4是表示本發明之實施形態中的延遲電路400的結構之一例的圖。本例中之延遲電路400是使輸入信號延遲並輸出的電路，其包括：脈衝器402、第1延遲區塊300－1、第2延遲區塊300－2、第1延遲控制區塊410－1、以及第2延遲控制區塊410－2。脈衝器402接受輸入訊號，且對輸入訊號中之脈衝進行整形並輸出。
第1延遲區塊300－1自脈衝器402接受輸入訊號，且將該輸入訊號延遲並輸出。又，第2延遲區塊300－2接受第1延遲區塊300－1所輸出之延遲訊號，且將該延遲訊號延遲並輸出。
第1延遲區塊300－1及第2延遲區塊300－2除具有與使用圖1進行說明之延遲電路300的結構以外，進而分別包括反相器340~反相器346。反相器340及反相器346與緩衝器320所具備之反相器相同，對傳送延遲區塊間之延遲訊號之波形的遲緩進行補正。本例中，反相器340設置於第1延遲元件310的前段，反相器346設置於第2延遲元件330的後段。藉由各延遲區塊中之反相器346與下段延遲區塊中之反相器340，可發揮與緩衝器320相同之功能。反相器340及反相器346可具有與圖1中所說明之反相器322及反相器324相同的功能與結構。又，於其他示例中，反相器340及反相器346可一併設置於第1延遲元件310之前段，亦可一併設置於第2延遲元件330之後段。
於圖4中，已對於連接2段延遲區塊之示例進行了說明，但亦可連接更多的延遲區塊。藉由如此之構成，於將多個延遲區塊從屬連接之結構中，可對傳送延遲元件間之訊號的遲緩進行補正，且可使用多段延遲元件使輸入訊號延遲。因此，可減少每一段延遲元件中所產生之延遲量，即使在產生更大的延遲之情形時，亦可易於使各延遲元件上之波形穩定。又，延遲電路400所具備之延遲區塊分別具有相同的結構，故可易於調整延遲區塊的段數。
又，各延遲區塊之反相器342及反相器344將輸入至各延遲區塊之第1延遲元件310的訊號，輸入至對應於下段延遲區塊的延遲控制區塊410中。各延遲控制區塊410將自前段延遲區塊所接受之訊號作為觸發訊號，取入延遲控制資料，並對相應之延遲區塊上的延遲量進行控制。又，初段延遲控制區塊410對應於自脈衝器402所給予之觸發訊號，取入延遲控制資料，對第1延遲區塊300－1上之延遲量進行控制。
藉由如此之構成，可即時控制各延遲區塊上之延遲量。因此，可對輸入訊號進行多樣之延遲。又，較好的是，脈衝器402於將輸入訊號輸入至第1延遲區塊300－1之前輸出觸發訊號，且使第1延遲控制區塊可設定延遲量。
各延遲控制區塊410是對應於延遲區塊而設置。圖4中之延遲電路400包括2段延遲區塊及2段延遲控制區塊410，但於其他示例中，可進而包括多段延遲區塊及同等數量之延遲控制區塊410。各延遲控制區塊410分別包括多個反相器(412、414、420、以及422)、多個正反器(416及418)、以及延遲控制部424。
反相器412及反相器414接受延遲設定資料。例如，反相器412接受延遲設定資料中預定之上位位元，反相器414接受延遲設定資料中之其他下位位元。正反器416及正反器418對應於所給予的觸發訊號，取入反相器412及反相器414所輸出之延遲設定資料並進行保存。
延遲控制部424根據正反器416及正反器418所保存之延遲設定資料，對相應之延遲區塊上的延遲量進行控制。本例中之延遲控制部424可為將所接受之延遲設定資料轉換為類比控制電壓的數位類比轉換器。於此情形時，延遲控制部424使用該控制電壓，對相應之第1延遲元件310及第2延遲元件330所包含之電流源所產生的電源電流進行控制。
反相器420及反相器422，將正反器416及正反器418所保持之延遲設定資料傳送至下段延遲控制區塊410。下段延遲控制區塊410根據所接受之延遲設定資料，對相應之延遲區塊的延遲量同樣地進行控制。
例如，第2延遲控制區塊410之正反器(416及418)將輸入至第1延遲區塊300－1中的訊號分開接受，且對應於輸入至第1延遲區塊300－1中之訊號而取入用以控制延遲量的延遲設定資料。繼而，第2延遲控制區塊410之延遲控制部424根據正反器(416及418)所取入的延遲設定資料，對第2延遲區塊300－2上的延遲量進行控制。
又，各延遲控制區塊410所對應之延遲區塊上所設的延遲量大致相同。即，各延遲控制區塊410根據相同的延遲設定資料，對相應之延遲區塊上的延遲量進行控制。例如，如本例所示，具有2個延遲控制區塊410之情形時，第1延遲控制區塊410－1及第2延遲控制區塊410－2將第1延遲區塊300－1及第2延遲區塊300－2上之延遲量控制為大致相同的值。
各延遲區塊中存有如下情形：即，由於元件不均一等，使得對於各延遲設定資料具有延遲誤差。因此，對於各延遲區塊使用不同之延遲設定資料對延遲量進行控制之情形時，會產生如下情形：即，各延遲區塊中之延遲誤差的最差值之總和產生誤差之情形、以及某延遲區塊中之延遲誤差的影響變大之情形等，從而無法產生高精度的延遲。相對於此，使用本例中之延遲電路400，由於各延遲區塊中產生大致均等的延遲，故可將各延遲區塊上的延遲誤差平均化，且可降低變成延遲誤差的最差值之可能性。
圖5是表示本發明之實施形態中的測試裝置100的結構之一例。測試裝置100對例如半導體元件等被測試元件200進行測試。本例中，測試裝置100包括圖案產生器10、波形整形器12、時序產生器20、以及判定部14。
圖案產生器10產生用以對被測試元件200進行測試之測試圖案，並將其供給至波形整形器12。波形整形器12對應於時序產生器20所給予的時序，將已對所接受之測試圖案進行整形之測試訊號供給至被測試元件200。
時序產生器20為例如延遲電路，將所給予之基準時脈延遲所期望的延遲量後供給至波形整形器12，藉此，對波形整形器12供給測試訊號之時序進行控制。本例中，時序產生器20為圖1至圖4中所說明之延遲電路300或延遲電路400。於此情形時，延遲電路300或延遲電路400接受基準時脈作為輸入訊號，且使該輸入訊號以預先設定之延遲量進行延遲，並供給至波形整形器12。
又，判定部14藉由將被測試元件對應於測試訊號所輸出之輸出訊號、以及圖案產生器10所給予之期待值訊號進行比較，以此判定被測試元件200是否優良。
根據本例中之測試裝置100，如圖1至圖4中之說明，由於將基準時脈高精度延遲後供給至波形整形器12，故可高精度判定被測試元件200是否優良。
圖6是表示圖4中所說明之延遲控制部424及第1延遲元件310的結構之一例的圖。圖6中，省略了延遲控制部424及第1延遲元件310以外的結構。本例中，延遲控制部424包括基本電流源22及電流電壓轉換部24。又，本例中，表示了第1延遲元件310之結構，但第2延遲元件330亦可具有相同之結構。
基本電流源22及電流電壓轉換部24產生與延遲設定資料(S0~S5)相應之基本電壓。基本電流源22產生預定之直流的基本電流。繼而，電流電壓轉換部24根據基本電流源22所產生之基本電流而產生基本電壓，並將其供給至第1延遲元件310。此時，電流電壓轉換部24，被給予有時序產生器20中所期望之延遲設定資料，並產生位準與該延遲設定資料相對應的基本電壓。本例中，電流電壓轉換部24產生為基本電流之k倍~k＋63倍的任意整數倍大小之電流，且將所產生的電流轉換為電壓，藉此產生基本電壓。如圖6所示，電流電壓轉換部24接受以S0至S5之6位元的二進制數字所表示之0~63的倍率，作為延遲設定資料。
第1延遲元件310使輸入訊號以對應於所給予之基本電壓的延遲量進行延遲並將其輸出。其次，對於基本電流源22、電流電壓轉換部24、以及第1延遲元件310之詳細結構及動作加以說明。
基本電流源22包括p－MOS電晶體28及n－MOS電晶體32。此處，p－MOS電晶體為p通道型MOS(metal－oxide－semiconductor，金屬氧化半導體)電晶體，n－MOS電晶體為n通道型MOS電晶體。
p－MOS電晶體28之源極端子上被給予有預定之源極電壓VD，且閘極端子與汲極端子連接。又，n－MOS電晶體32之閘極端子上被給予有預定之閘極電壓VG，且汲極端子連接於p－MOS電晶體28的汲極端子，且源極端子上被給予有預定之源極電壓VS。藉由如此之構成，基本電流源22產生預定之基本電流，且將p－MOS電晶體28的汲極電壓及閘極電壓作為預定之電壓而輸出至電流電壓轉換部24。
電流電壓轉換部24包括偏移電流產生電路34、多個延遲量轉換電流產生電路(40－0~40－5，以下統稱為40)、以及電壓轉換電路49，且由基本電流產生對應於延遲設定資料之基本電壓。
又，本例中，電流電壓轉換部24包括6個延遲量轉換電流產生電路40，但延遲量轉換電流產生電路40之個數並不僅限於6個。電流電壓轉換部24包括數量與必要之延遲設定資料範圍及延遲設定資料解析度相應的多個延遲量轉換電流產生電路40。
偏移電流產生電路34及多個延遲量轉換電流產生電路40，分別相對於給予有源極電壓VD的端子而並列設置。偏移電流產生電路34產生大小為基本電流之k倍的偏移電流。本例中，偏移電流產生電路34包括k個並列設置之p－MOS電晶體36及k個並列設置之p－MOS電晶體38。各p－MOS電晶體36之源極端子上被給予有源極電壓VD，且汲極端子與p－MOS電晶體38之源極端子連接。本說明書中之p－MOS電晶體分別具有大致相同之特性，且p－MOS電晶體分別具有大致相同之導電特性。又，p－MOS電晶體36之閘極端子連接於p－MOS電晶體28之閘極端子上。藉由如此之構成，偏移電流產生電路34中流動有大小為基本電流之k倍的偏移電流。
各延遲量轉換電流產生電路40－x分別以不同之倍率將基本電流放大。本例中，各延遲量轉換電流產生電路40－x分別產生大小為基本電流之2x 倍的電流。又，各延遲量轉換電流產生電路40－x上分別被給予延遲設定資料Sx 之位元。各延遲量轉換電流產生電路40－x包括虛設電流路及延遲量轉換電流路，當被給予之位元為0之情形時，所產生之電流流動於虛設電流路中，當被給予之位元為1之情形時，所產生之電流流動於延遲量轉換電流路中。
本例中，各延遲量轉換電流產生電路40－x包括：2x 個並列設置之p－MOS電晶體42－x；2x 個並列設置且作為上述虛設電流路而發揮功能之p－MOS電晶體44－x；2x 個並列設置且作為上述延遲量轉換電流路而發揮功能之p－MOS電晶體46－x；以及反相器電路48－x。
p－MOS電晶體42－x與p－MOS電晶體36同樣，其源極端子上被給予有源極電壓VD，且閘極端子連接於p－MOS電晶體28之閘極端子。亦即，流動於2x 個並列設置之p－MOS電晶體42－x中的電流之總和為基本電流的2x 倍。
p－MOS電晶體44－x與p－MOS電晶體46－x是相對於p－MOS電晶體42－x而並列設置，且p－MOS電晶體44－x之閘極端子上被輸入有延遲設定資料Sx 之位元，且p－MOS電晶體46－x之閘極端子上經由反相器電路48－x而被輸入有延遲設定資料Sx 的反轉位元。亦即，流動於p－MOS電晶體42－x中之電流對應於延遲設定資料Sx ，流動於p－MOS電晶體44－x或p－MOS電晶體46－x中的任一個中。
亦即，多個反相器電路48作為選擇部而發揮功能，該選擇部根據所期望之延遲設定資料，於多個延遲量轉換電流產生電路40中分別自經過放大之多個電流中選擇1個或多個電流，且所選擇之電流流動於延遲量轉換電流路中，而使未選擇之電流流動於虛設電流路中。
電壓轉換電路49根據各個延遲量轉換電流產生電路40中流動於延遲量轉換電流路中的電流之總和，產生基本電壓。電壓轉換電路49包括虛設電晶體50及轉換電晶體52。虛設電晶體50之汲極端子上被供給有各延遲量轉換電流產生電路40中流動於虛設電流路中的電流之總和，且轉換電晶體52上被供給有各延遲量轉換電流產生電路40中流動於延遲量轉換電流路中的電流之總和。又，轉換電晶體52之源極端子上被給予有預定之源極電壓VS，且汲極端子與閘極端子相連接。
藉由如此之構成，轉換電晶體52之閘極電壓成為對應於延遲設定資料的電壓，且電壓轉換電路49將轉換電晶體52之閘極電壓作為基本電壓供給至第1延遲元件310。根據本例中之電流電壓轉換部24，可產生與所期望之延遲設定資料對應的基本電壓。又，多個延遲量轉換電流產生電路40中之消耗電流不依據延遲設定資料而為固定。又，流動於偏移電流產生電路34中之偏移電流為對應於第1延遲元件310之特性而預定的固定值。因此，即使於實際動作中改變延遲設定資料之情形時，亦可將電流電壓轉換部24上的消耗電流之總和設為固定，且可將發熱量等維持為固定。因此，各電晶體之特性不會根據延遲設定資料而變動，且可高精度產生對應於延遲設定資料的基本電壓。
第1延遲元件310包括：延遲元件68；電流供給部，將電流供給至延遲元件68；以及控制部，對電流供給部進行控制。本例中，控制部包括p－MOS電晶體54(第4MOS電晶體)、n－MOS電晶體58、以及n－MOS電晶體64(第3MOS電晶體)，且電流供給部包括p－MOS電晶體56(第1MOS電晶體)、以及n－MOS電晶體66(第2MOS電晶體)。
本例中，延遲元件68為包括p－MOS電晶體60及n－MOS電晶體62之反相器，且藉由對應於輸入訊號對輸出電容進行充放電，而使輸入訊號延遲並輸出。又，由於延遲元件68上之延遲時間依存於輸出電容之充放電時間，故使基於自電流供給部所給予之供給電流的延遲時間、輸入訊號延遲並輸出。本例中，p－MOS電晶體56供給用以對延遲元件68之輸出電容進行充電的充電電流，n－MOS電晶體66供給用以對延遲元件68之輸出電容進行放電的放電電流。
本例中，延遲元件68上被給予有基準時脈作為輸入訊號。又，延遲元件68亦可進而包括具備可變電容之電容器，該電容器與反相器並列設置於反相器與輸出端子之間。於此情形時，較好的是，根據所期望之延遲設定資料的可變範圍對電容器之電容進行控制。
控制部中流動有對應於所給予之基本電壓的控制電流。又，電流供給部中之各電晶體與控制部之電晶體進行電流鏡(current mirror)連接，並產生與控制電流大致相同之供給電流。因此，於電流電壓轉換部24中，藉由產生與所期望之延遲設定資料相應的基本電壓，從而可易於對延遲元件68上之延遲量進行控制。
控制部為使電流供給部中產生供給電流，而對應於電流供給部之特性，將電流電壓轉換部24所給予之基本電壓轉換為控制電壓，並供給至電流供給部。控制部中之各電晶體中流動有對應於所給予之基本電壓的控制電流，並產生基於該控制電流的控制電壓。此時，較好的是，控制部產生p－MOS電晶體56在飽和區域中動作之第1控制電壓，並將其供給至p－MOS電晶體56的閘極端子。又，較好的是，控制部產生n－MOS電晶體66在飽和區域中動作之第2控制電壓，並將其供給至n－MOS電晶體66的閘極端子。
p－MOS電晶體54之源極端子上被給予有預定之源極電壓VD，且閘極端子與汲極端子是電連接。即，p－MOS電晶體54於汲極端子與源極端子之間，作為產生與控制電流相應的電位差之電阻而發揮功能。p－MOS電晶體54根據該電位差，產生對p－MOS電晶體56所產生之供給電流進行控制的第1控制電壓。又，p－MOS電晶體54之汲極端子經由n－MOS電晶體58與n－MOS電晶體64的汲極端子電連接。
n－MOS電晶體64之源極端子上被給予有預定之源極電壓VS。又，轉換電晶體52之閘極端子與汲極端子是電連接。n－MOS電晶體64之閘極端子上被給予有來自轉換電晶體52的基本電壓，且對應於該基本電壓而限制控制電流的大小。亦即，n－MOS電晶體64與轉換電晶體52同樣，於汲極端子與源極端子之間，作為產生與控制電流相應的電壓之電阻而發揮功能。轉換電晶體52根據該電位差，產生對n－MOS電晶體66所產生之供給電流進行控制的第2控制電壓。
p－MOS電晶體54與p－MOS電晶體56、以及n－MOS電晶體64與n－MOS電晶體66，如圖6所示分別是電流鏡連接，且分別產生大致相同的汲極電流。又，較好的是，於第1延遲元件310中，各n－MOS電晶體與p－MOS電晶體具有如下特性，即，被給予相同之閘極電壓及汲極電壓時，汲極電流大致相同。例如，各電晶體於該條件下可具有如使汲極電流大致相同的閘極寬及閘極長，且亦可將並列設置之p－MOS電晶體群作為一個p－MOS電晶體而使用。
又，於其他示例中，例如n－MOS電晶體64亦可為n個並列設置之n－MOS電晶體群，n－MOS電晶體66亦可為m個並列設置之n－MOS電晶體群。如此，藉由調整進行電流鏡連接之各MOS電晶體的並列個數，而可將控制電流與供給電流之比設為n：m，且可產生所期望之供給電流。
又，較好的是，電流電壓轉換部24之偏移電流產生電路34在延遲設定資料範圍內，產生大小為p－MOS電晶體(54及56)及n－MOS電晶體(64及66)在飽和區域中動作之上述偏移電流。此處，所謂飽和區域是指，在例如MOS電晶體之汲極端子－源極端子間的電位差大於自閘極端子－源極端子間之電位差減去根據MOS電晶體之特性而定的臨限電壓後所得之值的狀態下動作的區域。由於可使電流供給部中之各電晶體在飽和區域中動作，故相對於延遲設定資料之變動，供給電流的大小有直線性變動。因此，可高精度控制延遲元件68上之延遲量。用以使各電晶體在飽和區域中動作之偏移電流值，可通過預先測定而容易地確定。
圖7是表示第1延遲元件310的結構之其他例。本例中之第1延遲元件310與圖6中所說明之第1延遲元件310的結構相比，p－MOS電晶體54、n－MOS電晶體64、p－MOS電晶體56、以及n－MOS電晶體66之各個閘極的連接各不相同。關於其他結構，因其與圖6中所說明之第1延遲元件310相同，故省略相關說明。
本例中，n－MOS電晶體64之閘極端子及p－MOS電晶體56之閘極端子是電連接。即，n－MOS電晶體58根據由控制電流所產生之汲極端子與源極端子之間的電位差，而產生用以控制p－MOS電晶體56的第1控制電壓。
又，p－MOS電晶體54之閘極端子與汲極端子、以及n－MOS電晶體66之閘極端子電連接。亦即，p－MOS電晶體54根據汲極端子與源極端子之間的電位差，產生用以控制n－MOS電晶體66的第2控制電壓。
於圖6中，流動於控制部中之控制電流與電流供給部所產生之供給電流為大致相同，但於本例中，電流供給部產生與控制電流不同的供給電流。又，於本例中，偏移電流產生電路34在延遲設定資料範圍內，使n－MOS電晶體64及p－MOS電晶體54於直線區域中動作，且產生大小為使p－MOS電晶體56及n－MOS電晶體66在飽和區域中動作之偏移電流。此處，所謂直線區域是指，在例如MOS電晶體之汲極端子－源極端子間的電位差小於自閘極端子－源極端子間之電位差減去根據MOS電晶體的特性所定之臨限電壓後所得之值的狀態下動作的區域。
根據本例，由於可使電流供給部中之各電晶體在飽和區域中動作，故相對於延遲設定資料的變動，供給電流的大小有直線性變動。因此，可對延遲元件68上的延遲量進行高精度控制。又，由於使控制部之各個電晶體在直線區域中動作，故可降低控制部中消耗之電流量。
圖8是表示基本電流源22的結構之其他例的圖。本例中之基本電流源22對應於延遲設定資料之解析度，而產生大小不同的多個上述基本電流。使用本例中的基本電流源22之情形時，較好的是，電流電壓轉換部24具有圖10或圖11中之下述的結構。圖6中所說明之基本電流源22及電流電壓轉換部24根據一個基本電流而產生基本電壓。因此，基本電壓之解析度是根據預定之基本電流的大小而決定地。相對於此，本例中之基本電流源22產生大小可任意調整的多個基本電流。於此情形時，電流電壓轉換部24可將大小不同之多個基本電流作為解析度而產生基本電壓，故可於更廣之範圍內以精細之解析度產生基本電壓。即，可於更廣範圍中以精細的解析度對第1延遲元件310上的延遲量進行控制。
本例中之基本電流源22包括大小可任意調整之電流源70及多個基本電流轉換部(72－1~72－3，以下統稱為72)。電流源70包括分別產生大小不同之基準電流的多個基準電流源。本例中，電流源70包括第1基準電流源71－1、第2基準電流源71－2、以及第3基準電流源71－3。第1基準電流源71－1包括a個並列設置之p－MOS電晶體74－1及a個並列設置之n－MOS電晶體78－1。又，第2基準電流源包括a個並列設置之p－MOS電晶體74－2及b個並列設置之n－MOS電晶體78－2。又，第3基準電流源包括a個並列設置之p－MOS電晶體74－3及c個並列設置之n－MOS電晶體78－3(其中，a、b、以及c為滿足a<b<c的整數)。
各p－MOS電晶體74是電流鏡連接，且各基準電流源中流動有大致相同的電流a×I0 。第1基準電流源71－1將第1基準電流a×I0 分流至各個並列設置之a個n－MOS電晶體78－1中，且產生第1基準電流I0 。
又，第2基準電流源71－2將電流a×I0 分流至各個並列設置之b個n－MOS電晶體78－2中，產生為第1基準電流的b分之a倍的第2基準電流。即，將流動於一個n－MOS電晶體78－2中之電流I0 ×a/b作為第2基準電流。
又，第3基準電流源71－3將電流a×I0 分流至各個並列設置的c個n－MOS電晶體78－3中，並產生第1基準電流的c分之a倍的第3基準電流。即，將流動於一個n－MOS電晶體78－2中之電流I0 ×a/c作為第3基準電流。
繼而，多個基本電流轉換部72根據第1基準電流、第2基準電流、以及第3基準電流，分別產生大小不同之基本電流。各基本電流轉換部72包括對應於多個基準電流源之多個放大部及p－MOS電晶體。本例中，基本電流轉換部72包括第1放大部80－1、第2放大部80－2、以及第3放大部80－3。
第1放大部80－1包括多個n－MOS電晶體(92－1~92－m，以下統稱為92)及多個開關(90－1~90－m，以下統稱為90)。n－MOS電晶體92分別與n－MOS電晶體78－1進行電流鏡連接。又，開關90對應於各n－MOS電晶體92而設置，且對於相應之n－MOS電晶體92中是否流動電流進行切換。控制多個開關90，而對流動有與第1基準電流大小相同之電流的n－MOS電晶體92的個數進行控制，藉此可產生大小為將第1基準電流放大為任意整數倍後的電流。
又，第2放大部80－2及第3放大部80－3具有與第1放大部80－1相同之結構，並分別產生大小為將第2基準電流及第3基準電流放大為任意整數倍後的電流。
繼而，p－MOS電晶體81產生第1放大部80－1、第2放大部80－2、以及第3放大部80－3分別所產生的電流之和作為基本電流，並輸出對應於基本電流的電壓。藉由如此之構成，基本電流轉換部72可產生任意大小之基本電流。又，藉由多個基本電流轉換部72分別獨立地動作，使得基本電流源22可易於產生分別具有任意大小之多個基本電流。根據基本電流源22所產生之基本電流的大小，而確定第1延遲元件310上延遲量的解析度，但根據本例中之基本電流源22，可產生適合於所需延遲量之解析度的基本電流。又，由於產生大小不同之多個基本電流，故當作為延遲設定資料，於較廣之範圍內需要精細的解析度之情形時亦可進行對應。
圖9是表示基本電流源22的結構之另一其他例的圖。本例中之基本電流源22中，亦與圖8中的基本電流源22相同，對應於延遲設定資料之解析度，產生大小不同的多個上述基本電流。又，使用本例中之基本電流源22時，較好的亦是，電流電壓轉換部24具有圖10或圖11中之下述結構。
本例中之基本電流源22包括電流源94、多個電流分流部(96、102)、以及鏡電路98。電流源94包括p－MOS電晶體104、以及n－MOS電晶體108。p－MOS電晶體104與n－MOS電晶體108是串列設置於預定之汲極電位VD與預定之源極電位VS之間，且產生預定大小的第1基本電流。
第1電流分流部96將第1基本電流分流至並列設置之多個電晶體中，產生大小為第1基本電流之整數分之1倍的第2基本電流。本例中，第1電流分流部96包括p－MOS電晶體110、多個n－MOS電晶體112、以及多個n－MOS電晶體114。
p－MOS電晶體110與p－MOS電晶體104是電流鏡連接，且流動有第1基本電流。繼而，多個n－MOS電晶體114相對於p－MOS電晶體110分別並列設置，且對第1基本電流進行分流。又，多個n－MOS電晶體112與多個n－MOS電晶體114對應而設置，且對是否使相應之n－MOS電晶體114上分流第1基本電流進行切換。但，本例中，n－MOS電晶體112一直使第1基本電流分流至對應之n－MOS電晶體114中，產生第2基本電流。與圖8中所說明之放大部80相同，藉由對使第1基本電流分流的n－MOS電晶體114的個數進行控制，可將流動於n－MOS電晶體114－0中之第2基本電流控制為大小為第1基本電流的1/w(其中，w為任意整數)倍。
鏡電路98與n－MOS電晶體114是電流鏡連接，且包括流動有第2基本電流之n－MOS電晶體124、以及與n－MOS電晶體124串列連接並流動有第2基本電流之p－MOS電晶體118。繼而，p－MOS電晶體118與圖10及圖11中之下述電流電壓轉換部24之p－MOS電晶體電流鏡連接。
如圖10及圖11所示，基本電流源22與電流電壓轉換部24將各p－MOS電晶體電流鏡連接，藉此傳送基本電流。藉由使用本例中之鏡電路98，如第1電流分流部96般，於使用n－MOS電晶體產生基本電流之情形時，亦可易於將基本電流傳送至電流電壓轉換部24中的p－MOS電晶體中。
又，第2電流分流部102與第1電流分流部96相同，將第2基本電流分流至並列設置之多個電晶體中，產生大小為第2基本電流的整數分之1倍的第3基本電流。本例中，第2電流分流部102包括n－MOS電晶體130、多個p－MOS電晶體128、以及多個p－MOS電晶體126。
n－MOS電晶體130與n－MOS電晶體114是電流鏡連接，且流動有第2基本電流。繼而，多個p－MOS電晶體126與多個n－MOS電晶體112同樣地將第2基本電流分流，且多個p－MOS電晶體128對是否使相應之p－MOS電晶體126上分流第2基本電流進行切換。根據本例中之基本電流源22，可在較小電路規模下產生大小不同的多個基本電流。
圖10是電流電壓轉換部24的結構之其他例的圖。本例中之電流電壓轉換部24接受大小不同之多個基本電流，並對應於延遲設定資料，而將各個基本電流放大，且根據經過放大之多個基本電流之總和，產生給予至第1延遲元件310的基本電壓。
本例中之電流電壓轉換部24包括多個偏移電流產生電路(132－1~132－3，以下統稱為132)、放大部134、虛設電晶體50、以及轉換電晶體52。虛設電晶體50及轉換電晶體52之功能與圖6中所說明之虛設電晶體50及轉換電晶體52相同。
各偏移電流產生電路132自圖8或圖9中所說明的基本電流源22接受大小不同的基本電流，並將所接受的基本電流分別放大，且將經過放大之偏移電流的總和供給至轉換電晶體52。例如，多個偏移電流產生電路132可對應於圖8中所說明之多個基本電流轉換部72而設置，又，亦可分別對應於圖9中所說明之電流源94、第2電流分流部102、以及鏡電路98而設置。本例中，對於偏移電流產生電路(132－1~132－3)對應於基本電流轉換部(72－1~72－3)而設置之情形加以說明。
各偏移電流產生電路132包括多個p－MOS電晶體(136－1~136－m，以下統稱為136)及多個p－MOS電晶體(138－1~138－m，以下統稱為138)。
多個p－MOS電晶體136與對應之基本電流轉換部72的p－MOS電晶體81分別電流鏡連接。繼而，多個p－MOS電晶體138與多個p－MOS電晶體136對應設置，且對是否使相應之p－MOS電晶體136上流動電流進行切換。藉由對電流流動之p－MOS電晶體136的個數進行控制，可產生大小為對應之基本電流的任意整數倍之偏移電流。
根據本例中之多個偏移電流產生電路132，藉由對多個基本電流分別進行任意之放大，可在最大基本電流的放大範圍內，產生可將最小基本電流作為解析度而變化的偏移電流。
又，放大部134接受多個基本電流轉換部72中之任一個所產生的基本電流，且將所接受之基本電流對應於延遲設定資料而放大。放大部134可具有自圖6中所說明之電流電壓轉換部24中除去偏移電流產生電路34、虛設電晶體50、以及轉換電晶體52後而成的結構及功能。又，放大部134可根據延遲設定資料而將多個基本電流中最小的基本電流放大。根據本例中之電流電壓轉換部24，可將偏移電流設定為所期望的電流。
圖11是表示電流電壓轉換部24的結構之另一其他例。本例中之電流電壓轉換部24接受大小不同之多個基本電流，並對應於延遲設定資料，將各個基本電流放大，且根據經過放大的多個基本電流之總和，產生給予至第1延遲元件310的基本電壓。亦即，本例中之電流電壓轉換部24在多個階調下設定偏移電流及基本電壓。
本例中之電流電壓轉換部24包括粗偏移電流產生電路154、微偏移電流產生電路156、粗放大部158、微放大部160、虛設電晶體50、以及轉換電晶體52。虛設電晶體50及轉換電晶體52之功能與圖6中所說明的虛設電晶體50及轉換電晶體52相同。又，於本例中，對於基本電流源22具有圖9所示的結構之情形加以說明。
粗偏移電流產生電路154及微偏移電流產生電路156，將多個基本電流中至少包含最大基本電流之一個或多個基本電流放大並產生偏移電流，且分別產生已將不同之基本電流放大為任意整數倍的偏移電流，並供給至轉換電晶體52。例如，粗偏移電流產生電路154將第1基本電流放大，微偏移電流產生電路156將第3基本電流放大。本例中，粗偏移電流產生電路154產生將第1基本電流作為解析度之偏移電流，微偏移電流產生電路156將充分小於第1基本電流之第3基本電流作為解析度而產生偏移電流。
粗偏移電流產生電路154接受多個基本電流中最大的基本電流，且產生將所接受之基本電流放大為任意整數倍的偏移電流。粗偏移電流產生電路154具有與圖10中所說明之偏移電流產生電路132相同的功能及構成，且包括與電流源94之p－MOS電晶體104電流鏡連接的多個p－MOS電晶體162，並接受第1基本電流。
又，微偏移電流產生電路156接受小於粗偏移電流產生電路154所接受之基本電流的基本電流，且產生將所接受之基本電流放大為任意整數倍後的偏移電流。但，本例中之微偏移電流產生電路156所產生之偏移電流小於粗偏移電流產生電路154所接受的第1基本電流。本例中之微偏移電流產生電路156包括p－MOS電晶體166、多個p－MOS電晶體168、多個p－MOS電晶體170、以及多個p－MOS電晶體171。
p－MOS電晶體166與電流源94之p－MOS電晶體104電流鏡連接。即，p－MOS電晶體166將流動於多個p－MOS電晶體168中之電流的總和之最大值限制為第1基本電流。又，多個p－MOS電晶體168是相對於p－MOS電晶體166並列連接，且分別與第2電流分流部102之p－MOS電晶體126－0電流鏡連接，且分別流動有與第3基本電流相同的電流。
又，多個p－MOS電晶體176具有與多個p－MOS電晶體44相同之功能，多個p－MOS電晶體178具有與多個p－MOS電晶體46相同之功能。多個p－MOS電晶體170分別連接於虛設電晶體50，且多個p－MOS電晶體171分別連接於轉換電晶體52。繼而，對應於所給予之誤差時間設定(sb1~sbj)，對將各p－MOS電晶體168所接受的基本電流供給至虛設電晶體50抑或供給至轉換電晶體52進行選擇。藉此，可將微偏移電流產生電路156中消耗之電流持續設為固定，且可將與誤差時間設定相應之電流供給至轉換電晶體52。根據本例中之粗偏移電流產生電路154及微偏移電流產生電路156，可於粗偏移電流產生電路154所放大之第1基本電流的最小放大範圍至最大放大範圍之間，易於產生可將微偏移電流產生電路156所放大之第3基本電流作為解析度而變化的偏移電流。於此情形時，微偏移電流產生電路156可產生的電流之最大值可與粗偏移電流產生電路154所產生的電流之解析度大致相同。
粗放大部158及微放大部160根據延遲設定資料，將多個基本電流中至少包含最小基本電流的一個或多個基本電流放大，並將其供給至轉換電晶體52。本例中，粗放大部158及微放大部160具有相同之結構。例如，粗放大部158接受第2基本電流，微放大部160接受第3基本電流，且分別根據延遲設定資料而進行放大。亦即，可與多個階調之延遲設定資料相對應。例如，可於自粗放大部158所放大之第2基本電流的最小放大範圍至最大放大範圍之間，產生可將微放大部160所放大之第3基本電流作為解析度而變化的電流。於此情形時，微放大部160可產生之電流的最大值可與粗放大部158所產生之電流的解析度大致相同。又，本例中之粗放大部158及微放大部160分別產生之電流小於粗偏移電流產生電路154所接受的第1基本電流。
粗放大部158及微放大部160包括p－MOS電晶體172、多個p－MOS電晶體174、多個p－MOS電晶體176、以及多個p－MOS電晶體178。
p－MOS電晶體172與電流源94之p－MOS電晶體104電流鏡連接。又，多個p－MOS電晶體174具有與圖6中所說明之多個p－MOS電晶體42相同的功能，多個p－MOS電晶體176具有與多個p－MOS電晶體44相同的功能，多個p－MOS電晶體178具有與多個p－MOS電晶體46相同的功能。各p－MOS電晶體174與鏡電路98之p－MOS電晶體118或第2電流分流部102的p－MOS電晶體126－0是電流鏡連接，且接受第2基本電流或第3基本電流。
繼而，多個p－MOS電晶體176及多個p－MOS電晶體178對應於所給予的延遲設定資料，對將各個p－MOS電晶體174所接受之基本電流供給至虛設電晶體50抑或供給至轉換電晶體52進行選擇。藉此，可將放大部中之消耗電流維持設為固定，且可將與延遲設定資料相應之電流供給至轉換電晶體52。又，根據本例中之粗放大部158及微放大部160，且對應於延遲設定資料，可在較大基本電流的放大範圍內，將可將較小之基本電流作為解析度而變化的電流供給至轉換電晶體52。
又，較好的是，各基本電流之大小被初始化(initialize)，以獲取階調間的直線性。又，以上已說明了將延遲電路300或400使用於測試裝置100之時序產生器20中的實施形態，但延遲電路300或400亦可使用於測試裝置100之其他測試模組中。即，延遲電路300或400亦可作為測試裝置100內部之任一延遲電路而使用。例如，於圖5中所說明之圖案產生器10、波形成形器12、或判定部14內部設置有延遲單元之情形時，可使用延遲電路300或400作為該延遲單元。該測試模組可具備自外部接受相對於延遲電路300或400的延遲設定資料之端子。
又，關於設置有延遲電路300或400的測試模組，並不僅限於如圖案產生器10、波形成形器12、判定部14、或時序產生器20該等構成單位。可為藉由多個測試模組而實現圖案產生器10、波形成形器12、判定部14、或時序產生器20中之任一功能，又，亦可為藉由一個測試模組而實現圖案產生器10、波形成形器12、判定部14、或時序產生器20中的多個功能。又，亦可為實現測試裝置100所具有的其他功能之測試模組。又，延遲電路300或400並不僅限於測試裝置100，亦可作為用於其他用途的電子元件內之延遲單元而使用。
圖12是表示設置有延遲電路300或400之電子元件500的電路結構之概要圖。例如，電子元件500可為使用於通訊機器中之電路。電子元件500包括動作電路510及延遲電路300。動作電路510及延遲電路300形成於相同之半導體基板上。又，電子元件500可進而包括內設有動作電路510、延遲電路300、以及該半導體基板的組件部。該組件部可藉由例如樹脂或陶瓷等，使動作電路510、延遲電路300、以及半導體基板與外部絕緣。又，電子元件500亦可包括延遲電路400而取代延遲電路300。
延遲電路300使輸入至電子元件500中的訊號延遲並輸入至動作電路510。動作電路510對應於該訊號而動作，並輸出與該訊號相對應的輸出訊號。動作電路510可為數位電路或類比電路中之任一個，又，亦可為數位電路及類比電路混合存在之電路。根據本例中之電子元件500，可使輸入向動作電路510的輸入訊號高精度延遲。
又，延遲電路300亦可使動作電路510之輸出訊號延遲並輸出至外部。根據該構成，可使該輸出訊號高精度延遲。又，延遲電路300亦可設置於動作電路510的內部，而使傳送於動作電路510內部的訊號延遲。藉由該構成，可使動作電路510內部之訊號高精度延遲，且可使動作電路510高精度動作。又，電子元件500可具備自外部接受與延遲電路300相對應的延遲設定資料之端子。
以上，使用實施形態對本發明進行了說明，但本發明之技術性範圍並不僅限定於上述實施形態中所揭示之範圍。熟悉本領域之技術人員顯然瞭解，對於上述實施形態可加以多種變更或改良。而由申請專利範圍之記載顯然可瞭解，進行該變更或改良後之形態亦可包含於本發明的技術範圍內。
由以上可知，根據本發明，可使輸入訊號高精度延遲。尤其是，為相對於輸入訊號產生較大之延遲而將多段延遲元件從屬連接之情形時，可對輸入訊號之延遲量進行高精度控制。又，使用已對時序進行了高精度控制之訊號，可對被測試元件進行高精度測試。
10．．．圖案產生器
12．．．波形整形器
14．．．判定部
20．．．時序產生器
22．．．基本電流源
24．．．電流電壓轉換部
28、36、38、42、44、46、54、56、60、74、81、104、110、118、126、128、136、138、162、166、168、170、171、172、174、176、178．．．p－MOS電晶體
32、58、62、64、66、78、92、108、112、114、130．．．n－MOS電晶體
34、132．．．偏移電流產生電路
40．．．延遲量轉換電流產生電路
48．．．反相器電路
49．．．電壓轉換電路
50．．．虛設電晶體
52．．．轉換電晶體
68．．．延遲元件
70、94．．．電流源
71．．．基準電流源
72．．．基本電流轉換部
80、134．．．放大部
90．．．開關
96、102．．．電流分流部
98．．．鏡電路
100．．．測試裝置
154．．．粗偏移電流產生電路
156．．．微偏移電流產生電路
158．．．粗放大部
160．．．微放大部
200．．．被測試元件
300、400．．．延遲電路
310．．．第1延遲元件
312、316、332．．．源極側電流源
314．．．第1反相器
320．．．緩衝器
322、324、340、342、344、346、412、414、420、422．．．反相器
330．．．第2延遲元件
334．．．第2反相器
336．．．汲極側電流源
402．．．脈衝器
410．．．延遲控制區塊
416、418．．．正反器
424．．．延遲控制部
500．．．電子元件
510．．．動作電路
圖1是表示本發明實施形態中之延遲電路300的結構之一例的圖。
圖2是表示輸入訊號及延遲訊號之波形之一例的圖。
圖2(a)是表示先前之延遲電路中的波形，圖2(b)是表示第1延遲元件310中的波形。
圖3(a)~圖3(b)是表示第2延遲元件330之負載電容中之訊號的波形之一例的圖。圖3(a)是表示第2延遲元件330中，對負載電容進行充電的電流波形之例，圖3(b)是表示該負載電容中的電壓波形之例。
圖4是表示本發明實施形態中之延遲電路400的結構之一例的圖。
圖5是表示本發明實施形態中之測試裝置100的結構之一例的圖。
圖6是表示於圖4中所說明的延遲控制部424及第1延遲元件310的結構之一例的圖。
圖7是表示第1延遲元件310的結構之其他例的圖。
圖8是表示基本電流源22的結構之其他例的圖。
圖9是表示基本電流源22的結構之另一其他例的圖。
圖10是表示電流電壓轉換部24的結構之其他例的圖。
圖11是表示電流電壓轉換部24的結構之另一其他例的圖。
圖12是表示設置有延遲電路300或400之電子元件500的電路結構之概要圖。
300．．．延遲電路
310．．．第1延遲元件
312、316、332．．．源極側電流源
314．．．第1反相器
320．．．緩衝器
322、324．．．反相器
330．．．第2延遲元件
334．．．第2反相器
336．．．汲極側電流源

Claims (13)

  1. 一種延遲電路，使輸入訊號延遲並輸出，其包括：第1延遲元件，接收上述輸入訊號，且使上述輸入訊號延遲並輸出；緩衝器，接收上述第1延遲元件所輸出之延遲訊號，且對上述第1延遲元件中所產生之上述延遲訊號之波形的遲緩進行補正並輸出，所述補正是使得上述延遲訊號的上升邊緣的電壓值到達一臨限電壓的期間中上述延遲訊號的上升時間為零；以及第2延遲元件，接收上述緩衝器所輸出之補正後的上述延遲訊號，且使補正後的上述延遲訊號延遲並輸出。
  2. 如申請專利範圍第1項所述之延遲電路，其中上述第1延遲元件及上述第2延遲元件是分別產生對應於預先設定之延遲設定資料的延遲量之可變延遲元件；以及上述緩衝器是不根據上述延遲設定資料而產生固定的延遲量之元件。
  3. 如申請專利範圍第2項所述之延遲電路，其中上述第1延遲元件包括第1反相器，其用於輸出使上述輸入訊號延遲及反轉之上述延遲訊號；上述第2延遲元件包括第2反相器，其用以使上述延遲訊號延遲及反轉並輸出；以及上述緩衝器將上述延遲訊號經由串列連接之2個反相器而向上述第2延遲元件輸出。
  4. 如申請專利範圍第3項所述之延遲電路，其中上述 第1延遲元件進一步包括第1電流源，其藉由控制上述第1反相器之電源電流，而對上述第1反相器上之延遲量進行控制；上述第2延遲元件進一步包括第2電流源，其藉由控制上述第2反相器之電源電流，而對上述第2反相器上之延遲量進行控制；以及上述延遲電路進一步包括延遲控制區塊，其對上述第1電流源及上述第2電流源所產生之上述電源電流進行控制。
  5. 如申請專利範圍第4項所述之延遲電路，其中上述延遲控制區塊包括：電壓產生部，其產生對應於所給予之延遲設定資料的基本電壓；以及電壓轉換部，其應於上述第1電流源及上述第2電流源產生上述電源電流，且對應於上述第1電流源及上述第2電流源之特性，而將上述基本電壓轉換為控制電壓，且供給至上述第1電流源及上述第2電流源。
  6. 一種延遲電路，使輸入訊號延遲並輸出，其包括：第1延遲區塊，接收上述輸入訊號，使上述輸入訊號延遲並輸出；第2延遲區塊，使上述第1延遲區塊所輸出之延遲訊號延遲並輸出；以及第2延遲控制區塊，對上述第2延遲區塊上之延遲量進行控制；其中上述第1延遲區塊及上述第2延遲區塊分 別包括：第1延遲元件，接收上述輸入訊號且使上述輸入訊號延遲並輸出；以及緩衝器，接收上述第1延遲元件所輸出之延遲訊號，且對上述第1延遲元件中所產生之上述延遲訊號的波形之遲緩進行補正並輸出；且上述第2延遲控制區塊包括：正反器，將輸入至上述第1延遲區塊之訊號分開接受，且對應於輸入至上述第1延遲區塊之訊號而取入用以控制延遲量的延遲設定資料；以及延遲控制部，根據上述正反器所取入之上述延遲設定資料，對上述第2延遲區塊上之延遲量進行控制。
  7. 如申請專利範圍第6項所述之延遲電路，其中進一步包括第2延遲元件，其接受上述緩衝器所輸出之上述延遲訊號，且使上述延遲訊號延遲並輸出。
  8. 如申請專利範圍第7項所述之延遲電路，其中上述延遲電路進一步包括第1延遲控制區塊，其對上述第1延遲區塊上之延遲量進行控制；以及上述第1延遲控制區塊及上述第2延遲控制區塊將上述第1延遲區塊及上述第2延遲區塊上之延遲量控制為相同的值。
  9. 如申請專利範圍第8項所述之延遲電路，其中上述第1延遲控制區塊包括：正反器，對應於所給予之觸發訊號而取入上述延遲設定資料；以及 延遲控制部，根據上述正反器所取入之上述延遲設定資料，對上述第1延遲區塊上之延遲量進行控制；且上述第2延遲控制區塊之上述正反器，對應於輸入至上述第1延遲區塊的訊號，取入上述第1延遲控制區塊之上述正反器所輸出的上述延遲設定資料。
  10. 一種測試裝置，對被測試元件進行測試，其包括：圖案產生器，產生對上述被測試元件進行測試之測試圖案；波形成形器，根據上述測試圖案使供給至上述被測試元件之測試訊號成形並供給至上述被測試元件；以及時序產生器，產生時序訊號，以對上述波形成形器將上述測試訊號供給至上述被測試元件的時序進行控制；其中上述時序產生器包括：第1延遲元件，接受基準訊號，且使上述基準訊號延遲並輸出；以及緩衝器，接受上述第1延遲元件所輸出之延遲訊號，且對上述第1延遲元件中產生之上述延遲訊號的波形之遲緩進行補正並輸出，所述補正是使得上述延遲訊號的上升邊緣的電壓值到達一臨限電壓的期間中上述延遲訊號的上升時間為零；以及第2延遲元件，接收上述緩衝器所輸出之補正後的上述延遲訊號，且使補正後的上述延遲訊號延遲並輸出。
  11. 一種測試模組，使用於對被測試元件進行測試之測試裝置中，其包括： 第1延遲元件，接受訊號且使訊號延遲並輸出；緩衝器，接受上述第1延遲元件所輸出之延遲訊號，且對上述第1延遲元件中所產生之上述延遲訊號的波形之遲緩進行補正並輸出，所述補正是使得上述延遲訊號的上升邊緣的電壓值到達一臨限電壓的期間中上述延遲訊號的上升時間為零；以及第2延遲元件，接收上述緩衝器所輸出之補正後的上述延遲訊號，且使補正後的上述延遲訊號延遲並輸出。
  12. 一種電子元件，包括動作電路及與動作電路間進行訊號之發送接收的延遲電路，且上述延遲電路包括：第1延遲元件，接受上述訊號且使訊號延遲並輸出；以及緩衝器，接受上述第1延遲元件所輸出之延遲訊號，且對上述第1延遲元件中產生之上述延遲訊號的波形之遲緩進行補正並輸出，所述補正是使得上述延遲訊號的上升邊緣的電壓值到達一臨限電壓的期間中上述延遲訊號的上升時間為零；以及第2延遲元件，接收上述緩衝器所輸出之補正後的上述延遲訊號，且使補正後的上述延遲訊號延遲並輸出。
  13. 一種時序產生器，根據基準訊號產生時序訊號，包括：第1延遲元件，接受基準訊號且使上述基準訊號延遲並輸出；以及緩衝器，接受上述第1延遲元件所輸出之延遲訊號， 且對上述第1延遲元件中產生之上述延遲訊號的波形之遲緩進行補正並輸出，所述補正是使得上述延遲訊號的上升邊緣的電壓值到達一臨限電壓的期間中上述延遲訊號的上升時間為零；以及第2延遲元件，接收上述緩衝器所輸出之補正後的上述延遲訊號，且使補正後的上述延遲訊號延遲並輸出。
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