JP2011176578A

JP2011176578A - Ａ／ｄ変換器

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Publication number: JP2011176578A
Application number: JP2010038721A
Authority: JP
Inventors: Junichi Naka; 順一中
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-02-24
Filing date: 2010-02-24
Publication date: 2011-09-08
Also published as: WO2011104797A1

Abstract

【課題】Ｔｒ．補間型比較器列を構成要素とし、プリアンプ列が出力する複数の差電圧を補間しつつＡＤ変換するＡ／Ｄ変換器において、前記Ｔｒ．補間型比較器列を構成する複数個のＴｒ．補間型比較器のオフセットをキャンセルする。
【解決手段】複数の抵抗Ｒ１〜Ｒｍは複数の参照電圧を発生する。複数のサブ抵抗Ｒ１１〜Ｒｍ４は、前記各参照電圧を更に分解する複数のサブ参照電圧を発生させる。キャリブレーション期間では、キャリブレーション対象となるＴｒ．補間型比較器を選択すると共に、この選択されたＴｒ．補間型比較器の閾値電圧に等しいサブ参照電圧をスイッチＳＷ１１〜ＳＷｍ４により選択し、この選択したサブ参照電圧をスイッチＳＷＡＩＮ１、ＳＷＡＩＮ２によりアナログ入力信号ＡＩＮに代えてプリアンプ列１０２の各プリアンプＡ１〜Ａｍに入力し、この状態でキャリブレーションを行う。
【選択図】図１

Description

本発明はＡ／Ｄ変換器に関し、特に、リニアリティを補正可能なトランジスタ補間型比較器を用いたフラッシュ型（並列型）Ａ／Ｄ変換器に関する。

近年、情報通信の高速化、光ディスクピックアップの高倍速化・高容量化に伴い、高速・広入力帯域、更に、コスト削減のため省面積・省電力のＡ／Ｄ変換器が必要とされている。

図６は、高速・小面積・省電力Ａ／Ｄ変換器を構成する比較器に用いられるトランジスタ補間型比較器（以下、Ｔｒ．補間型比較器という）の構成の一例であり、ダイナミック型比較器の一種である。

前記Ｔｒ．補間型比較器は、ＮＭＯＳトランジスタｍ０ａ、ｍ０ｂ、ｍ０ｃ、ｍ０ｄで構成される入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びトランジスタｍ３ｂドレイン端子に出力端子（正極出力端）Ｑが、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びトランジスタｍ３ａのドレイン端子に出力端子（負極出力端）ＱＢが接続されている。

また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ０ａ、ｍ０ｂ、ｍ０ｃ、ｍ０ｄのゲート端子には、各々、第１の非反転出力電圧Ｖｏ１ｐ、第２の非反転出力電圧Ｖｏ２ｐ、第１の反転出力電圧Ｖｏ１ｍ、第２の反転出力電圧Ｖｏ２ｍが入力され、ソース端子には基準電位ＶＳＳが入力され、ＮＭＯＳトランジスタｍ０ａ、ｍ０ｂのドレイン端子はＮＭＯＳトランジスタｍ１ａのソース端子に、ＮＭＯＳトランジスタｍ０ｃ、ｍ０ｄのドレイン端子はＮＭＯＳトランジスタｍ１ｂのソース端子に各々接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子、及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子には、クロック信号ＣＬＫが入力されている。

前記入力トランジスタ部は、所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の非反転出力電圧Ｖｏ１ｐと第１の反転出力電圧Ｖｏ１ｍとの差分と、第２の非反転出力電圧Ｖｏ２ｐと第２の反転出力電圧Ｖｏ２ｍとの差分とを比較した比較結果を正帰還部に出力する。所定の重み付け演算は、例えば、入力トランジスタ部のトランジスタのサイズの比を一定の値に設定することにより実現される。例えば、トランジスタｍ０ａのサイズとトランジスタｍ０ｂのサイズとを１：３に設定し、トランジスタｍ０ｃのサイズとトランジスタｍ０ｄのサイズとを１：３に設定することにより、閾値電圧Ｖｔｎが得られる。

前記正帰還部は、クロック信号ＣＬＫが所定のレベル以上（以後”Ｈｉｇｈ”レベルとする）にある場合、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが開放状態（ＯＦＦ）になり、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂは導通状態（ＯＮ）になって、入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持すると共に、増幅された比較結果である出力端子Ｑ及び出力端子ＱＢの電圧をディジタル信号として出力する。

クロック信号ＣＬＫが所定のレベル以下（以後”Ｌｏｗ”レベルとする）にある場合、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが導通状態（ＯＮ）になり、出力端子Ｑ及び出力端子ＱＢの電圧は電源電圧ＶＤＤ、つまり”Ｈｉｇｈ”レベルにリセットされる。また、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂは開放状態（ＯＦＦ）になり、電流経路が遮断され、電力消費は０になる。

以上の動作により、ダイナミック型比較器は省電力であるという長所を有する。

以上、例に挙げたＴｒ．補間型比較器を複数個用意し、それ等比較器の重み付け比（トランジスタのサイズ比）を例えば４：０、３：１、２：２、１：３等として、比較器列として配置すれば、Ａ／Ｄ変換器を構成することができる。これにより、Ｔｒ．補間型比較器の前段に配置するプリアンプの数を大幅に削減することができ、小面積・省電力なＡ／Ｄ変換器を実現できる。

図７は、前記Ｔｒ．補間型比較器を構成要素とするＡ／Ｄ変換器の構成を示している。同図に示すように、複数個のＴｒ．補間型比較器により、プリアンプ列の出力を補間することにより、プリアンプの数を削減することができる。この技術は例えば特許文献１に記載されている。

一方、近年では、比較器のオフセットをキャンセルする補正技術が多く用いられる。このオフセットキャンセル技術の詳細は、例えば次の通りである。

キャリブレーション期間に比較器の非反転入力及び反転入力を短絡し、所定の一定電圧を与える。このとき、素子の特性ばらつきなどに起因するオフセットが全く無い場合には、比較器の出力はメタステーブル状態となる。一方、素子の特性ばらつきなどに起因するオフセットがある場合には、比較器の出力はオフセットに応じて”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベルとなる。この出力がバランスを取るように比較器にフィードバックすることにより、オフセットをキャンセルすることができる。これ等のオフセットキャンセル技術は、例えば特許文献２や特許文献３に記載されている。

尚、一般的に、比較器を構成する素子のサイズが小さいほどばらつきに起因するオフセットが大きいことはよく知られている。

特開２００３−１５８４５６号公報特開２０００−３１８２４号公報特開平６−８５５６２号公報

しかしながら、比較器の種類の中でも、前記Ｔｒ．補間型比較器は、小面積・省電力を実現可能であるが、トランジスタの重み付け（トランジスタのサイズ比）によって補間動作を行っているので、既にオフセットが発生している状態と等しい。このＴｒ．補間型比較器の構成の特徴上、特許文献２や特許文献３に示されるように比較器の非反転入力及び反転入力を短絡して比較器の出力がバランスを取るように調整することでは、オフセットをキャンセルすることはできない。

本発明の目的は、多数のＴｒ．補間型比較器を備えてプリアンプの個数を削減したＡＤ変換器において、前記多数のＴｒ．補間型比較器のオフセットをキャンセルする構成を提案することにある。

前記目的を達成するため、本発明では、キャリブレーション時には、キャリブレーション対象とした１つのＴｒ．補間型比較器に対して、その閾値電圧となる１つのサブ参照電圧をアナログ入力信号に代えてプリアンプ列に与え、この状態ではオフセットのない理想条件の下でＴｒ．補間型比較器の出力はメタステーブル状態となるが、オフセットがある場合には出力はそのオフセットに応じて”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベルとなるため、そのＴｒ．補間型比較器の出力がバランスするように調整することとする。

具体的に、請求項１記載の発明のＡＤ変換器は、複数の参照電圧を発生する参照電圧発生回路と、アナログ入力信号と、前記参照電圧発生回路で発生した複数の参照電圧とを入力とし、複数の差動電圧対を出力するプリアンプ列と、前記プリアンプ列からの複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について、トランジスタの所定の重み付け演算をして電圧−電流変換動作を行い、前記差電圧の補間動作を行う複数のＴｒ．補間型比較器とを有し、前記複数のＴｒ．補間型比較器を比較器列として構成するＡ／Ｄ変換器であって、前記参照電圧発生回路で発生した前記複数の参照電圧の各々を更に分解した複数のサブ参照電圧を発生させるサブ参照電圧発生回路と、前記サブ参照電圧発生回路で発生した複数のサブ参照電圧のうち１つを選択して前記アナログ入力信号に代えて前記プリアンプ列に出力するスイッチ群と、前記各Ｔｒ．補間型比較器のキャリブレーションを有効にするキャリブレーション信号と、キャリブレーションの対象となるＴｒ．補間型比較器を選択すると共にこの選択するキャリブレーション対象のＴｒ．補間型比較器の閾値電圧となる１つのサブ参照電圧を選択する選択信号とを入力し、前記キャリブレーション信号及び前記選択信号に基づいて、前記スイッチ群を制御すると共に、前記複数のＴｒ．補間型比較器のうち１つをキャリブレーション対象として指定する選択信号生成器とを有し、前記キャリブレーションの対象となるＴｒ．補間型比較器の閾値電圧を前記選択された１つのサブ参照電圧にキャリブレーションすることを特徴とする。

請求項２記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記各Ｔｒ．補間型比較器は、各々の正極入力部トランジスタと並列に及び負極入力部トランジスタと並列に、各々可変抵抗を有し、前記選択信号生成器によりキャリブレーション対象として指定されたとき、前記各々の可変抵抗を変化させて、自己のＴｒ．補間型比較器のオフセットをキャンセルすることを特徴とする。

請求項３記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記各Ｔｒ．補間型比較器は、正極出力端及び負極出力端に各々接続された可変容量を有し、前記選択信号生成器によりキャリブレーション対象として指定されたとき、前記各々の可変容量を変化させて、自己のＴｒ．補間型比較器のオフセットをキャンセルすることを特徴とする。

請求項４記載の発明は、前記請求項１〜３の何れか１項に記載のＡ／Ｄ変換器において、前記スイッチ群は、前記サブ参照電圧発生回路で発生した複数のサブ参照電圧のうち、キャリブレーションの対象となるＴｒ．補間型比較器の閾値電圧としての１つのサブ参照電圧を、前記選択信号に基づいて選択する複数の第１のスイッチと、前記複数の第１のスイッチにより選択された１つのサブ参照電圧を、前記キャリブレーション信号に基づいて、前記アナログ入力信号に代えて前記プリアンプ列に出力する複数の第２のスイッチとを有することを特徴とする。

前記構成により、請求項１〜４記載の発明では、キャリブレーション信号が入ったキャリブレーション期間では、複数のＴｒ．補間型比較器のうちキャリブレーション対象となる１つのＴｒ．補間型比較器が選択信号生成器により指定されると共に、サブ参照電圧発生回路で発生した複数のサブ参照電圧のうち前記キャリブレーション対象のＴｒ．補間型比較器の閾値電圧に等しいサブ参照電圧がスイッチ群により選択されてアナログ入力信号に代えてプリアンプ列に入力される。そして、この状態では、前記キャリブレーション対象のＴｒ．補間型比較器の出力は理想的にはメタステーブル状態となるが、素子の特性ばらつきなどに起因するオフセットがある場合、その出力はオフセットに応じて”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベルとなるため、このＴｒ．補間型比較器では、その出力がバランスを取るように調整される。

特に、請求項２記載の発明では、キャリブレーション対象のＴｒ．補間型比較器において、その正極入力部のトランジスタ及び負極入力部のトランジスタと各々並列に接続された各々の可変抵抗の値を各々増加又は減少させて、入力トランジスタ部に流れる電流を調整することにより、その出力がバランスするように操作が行われる。これにより、キャリブレーション対象のＴｒ．補間型比較器の閾値電圧を理想的な値に設定することができる。

また、請求項３記載の発明では、キャリブレーション対象のＴｒ．補間型比較器において、その正極出力端及び負極出力端に接続された各々の可変容量の値を各々増加又は減少させて、その正極出力端及び負極出力端のスルーレートを調整することにより、その出力がバランスするように操作が行われる。これにより、キャリブレーション対象のＴｒ．補間型比較器の閾値電圧を理想的な値に設定することができる。

以上説明したように、本発明のＡＤ変換器によれば、従来困難であった、Ｔｒ．補間型比較器のオフセットをキャンセルできるので、プリアンプのゲインを低く設定できて、Ａ／Ｄ変換器の小面積化及び省電力化が図られる。また、Ｔｒ．補間型比較器を構成するトランジスタのサイズを小さくすることができるので、Ａ／Ｄ変換器の高速化が図られると共に、プロセス世代が進むにつれてキャリブレーションロジック回路等の面積を縮小できるので、構成する回路面積を小さくすることが可能である。

本発明の第１の実施形態のＡ／Ｄ変換器の構成を示す図である。同Ａ／Ｄ変換器が有するＴｒ．補間型比較器の内部構成を示す図である。同Ｔｒ．補間型比較器におけるオフセットキャンセルの動作を示す図である。本発明の第２の実施形態のＡ／Ｄ変換器が有するＴｒ．補間型比較器の内部構成を示す図である。同Ｔｒ．補間型比較器におけるオフセットキャンセルの動作を示す図である。従来のＴｒ．補間型比較器の内部構成を示す回路図である。従来のＴｒ．補間型比較器を用いたＡ／Ｄ変換器を示す回路図である。

（実施形態１）
以下、本発明のＡ／Ｄ変換器の具体的な実施形態１について、図面を参照しながら詳細に説明する。

図１は、Ｔｒ．補間型比較器のオフセットキャンセルを実現するＡ／Ｄ変換器である。

参照電圧を発生させるための参照電圧発生回路１０１は、抵抗器列１０３の抵抗Ｒ１〜Ｒｍから成る。各プリアンプＡ１〜Ａｍ＋１の一方の入力端子には、スイッチ（第２のスイッチ）ＳＷＡＩＮ１を介してアナログ入力信号ＡＩＮが与えられる。また、各プリアンプＡ１〜Ａｍ＋１の他方の入力端子には、前記抵抗器列１０３の抵抗Ｒ１〜Ｒｍで発生した各々の参照電圧が与えられる。

前記参照電圧発生回路１０１の各抵抗Ｒ１〜Ｒｍは、それ等の抵抗を各々４分割したサブ抵抗（Ｒ１１〜Ｒ１４）〜（Ｒｍ１〜Ｒｍ４）を有する。これ等のサブ抵抗Ｒ１１〜Ｒｍ４は、サブ抵抗器列（サブ参照電圧発生回路）１０８を構成し、各々、サブ参照電圧を発生させる。これ等のサブ抵抗器Ｒ１１〜Ｒｍ４が発生する各々のサブ参照電圧は、後述するｎ＋１（ｎ＝４・ｍ）個のＴｒ．補間型比較器列Ｃｒ１〜Ｃｒｎ＋１の閾値電圧Ｖｔに対応させて設定される。

前記サブ抵抗Ｒ１１〜Ｒｍ４の各々の一端は、複数のスイッチ（第１のスイッチ）ＳＷ１１〜ＳＷｍ４及びスイッチ（第２のスイッチ）ＳＷＡＩＮ２を介してアナログ入力信号端子ＡＩＮと接続される。

前記複数の第１のスイッチＳＷ１１〜ＳＷｍ４及び２個の第２のスイッチＳＷＡＩＮ１、ＳＷＡＩＮ２より成るスイッチ群ＳＷＧは、第１のスイッチＳＷ１１〜ＳＷｍ４の何れか１個の閉動作と、第２のスイッチＳＷＡＩＮ１の開動作と、他の第２のスイッチＳＷＡＩＮ２の閉動作とにより、前記サブ抵抗器列１０８で発生した複数のサブ参照電圧のうち１つを選択して、前記アナログ入力信号ＡＩＮに代えて前記プリアンプ列Ａ１〜Ａｍ＋１の一方の入力端子に出力する。

前記プリアンプ列１０２の各プリアンプの各非反転出力及び各反転出力は、Ｔｒ．補間型比較器列１０３のＴｒ．補間型比較器Cｒ１〜Ｃｒｎ＋１に接続される。これ等のＴｒ．補間型比較器の出力はエンコーダロジック１０４に入力されて、Ａ／Ｄ変換器の出力が得られる。

一方、キャリブレーション信号１０５及び選択信号１０６が選択信号生成回路１０７に入力される。選択信号生成回路１０７からはスイッチ制御信号１０９が出力される。このスイッチ制御信号１０９は、第１のスイッチＳＷ１１〜ＳＷｍ４を制御する。また、選択信号生成回路１０７からは比較器制御信号１１０が出力される。この比較器制御信号１１０は、Ｔｒ．補間型比較器列１０３に与えられ、キャリブレーション対象のＴｒ．補間型比較器のキャリブレーション動作を制御する。また、キャリブレーション信号１０５は、第２のスイッチＳＷＡＩＮ１及びＳＷＡＩＮ２を制御する。

キャリブレーション信号１０５がアクティブになると、キャリブレーション期間となる。このとき、選択信号１０６に応じてスイッチ制御信号１０９が選択信号生成回路１０７で生成され、第１のスイッチＳＷ１１〜ＳＷｍ４のうち１つのスイッチ（例えばスイッチＳＷ１４）が導通する。また、このとき、第２のスイッチＳＷＡＩＮ１が開放され、他の第２のスイッチＳＷＡＩＮ２が導通することにより、サブ抵抗器列１０８が発生する複数のサブ参照電圧のうち１つのサブ参照電圧Ｖｒｅｆ（例えば、導通した前記スイッチＳＷ１４に対応する３個のサブ抵抗Ｒ１１〜Ｒ１３で発生するサブ参照電圧）がプリアンプ列１０２に入力される。

また、選択信号１０６に応じて比較器制御信号１１０が選択信号生成回路１０７で生成され、Ｔｒ．補間型比較器列１０３のうちキャリブレーション対象となる１つのＴｒ．補間型比較器（例えば、導通した前記スイッチＳＷ１４に対応するＴｒ．補間型比較器Ｃｒ４）がキャリブレーション状態となる。

図２は、可変抵抗を有するオフセットキャンセル機能付きＴｒ．補間型比較器Ｃｒの内部構成を示している。

同図において、並列接続された２個のＮＭＯＳトランジスタ（正極入力部トランジスタ）ｍ０ａ、ｍ０ｂと、同様に並列接続された他の２個のＮＭＯＳトランジスタ（負極入力部トランジスタ）ｍ０ｃ、ｍ０ｄとにより構成される入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びＰＭＯＳトランジスタｍ３ｂのドレイン端子に出力端子ＱＢが接続され、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びＰＭＯＳトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。

また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。更に、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。

入力トランジスタ部を構成するＮＭＯＳトランジスタｍ０ａ、ｍ０ｂ、ｍ０ｃ、ｍ０ｄのゲート端子には、各々、第１の非反転出力電圧Ｖｏ１ｐ、第２の非反転出力電圧Ｖｏ２ｐ、第１の反転出力電圧Ｖｏ１ｍ、第２の反転出力電圧Ｖｏ２ｍが入力され、ソース端子は基準電位ＶＳＳが入力され、ＮＭＯＳトランジスタｍ０ａ、ｍ０ｂのドレイン端子はＮＭＯＳトランジスタｍ１ａのソース端子に接続され、ＮＭＯＳトランジスタｍ０ｃ、ｍ０ｄのドレイン端子はＮＭＯＳトランジスタｍ１ｂのソース端子に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子、及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子には、クロック信号ＣＬＫが入力されている。

図２のＴｒ．補間型比較器Ｃｒにおいて、入力トランジスタ部は、所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の非反転出力電圧Ｖｏ１ｐと第１の反転出力電圧Ｖｏ１ｍとの差分と、第２の非反転出力電圧Ｖｏ２ｐと第２の反転出力電圧Ｖｏ２ｍとの差分とを比較した比較結果を正帰還部に出力する。所定の重み付け演算は、例えば、入力トランジスタ部のトランジスタのサイズの比を一定の値に設定することにより、実現される。例えば、トランジスタｍ０ａのサイズとトランジスタｍ０ｂのサイズとを１：３に設定し、トランジスタｍ０ｃのサイズとトランジスタｍ０ｄのサイズとを１：３に設定することにより、閾値電圧Ｖｔｎが得られる。

正帰還部は、クロック信号ＣＬＫが所定のレベル以上の”Ｈｉｇｈ”レベルにある場合には、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが開放状態（ＯＦＦ）になり、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂが導通状態（ＯＮ）になって、入力トランジスタ部から出力される比較結果を増幅し、その増幅された比較結果を保持すると共に、その増幅された比較結果である出力端子Ｑ及び出力端子ＱＢの電圧をディジタル信号として出力する。

クロック信号ＣＬＫが所定のレベル以下の”Ｌｏｗ”レベルである場合には、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが導通状態（ＯＮ）になって、出力端子Ｑ及び出力端子ＱＢは電源電圧ＶＤＤ、つまり”Ｈｉｇｈ”レベルにリセットされる。また、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂは開放状態（ＯＦＦ）になって、電流経路が遮断され、電力消費は０になる。

一方、ＮＭＯＳトランジスタｍ０ａ、ｍ０ｂ及びｍ０ｃ、ｍ０ｄで構成される入力トランジスタ部と並列に、可変抵抗ｒａ及びｒｂが配置される。また、出力端子Ｑ及びＱＢは可変抵抗制御回路２０２に接続されている。更に、比較器制御信号１１０は可変抵抗制御回路２０２に与えられる。

図３は、前記図２に示した可変抵抗ｒａ及びｒｂを有するオフセットキャンセル機能付きＴｒ．補間型比較器Ｃｒのキャリブレーション時の動作を示している。

キャリブレーション信号１０５がアクティブ状態になると、プリアンプ列１０２の入力には、第２のスイッチＳＷＡＩＮ２及びスイッチ制御信号１０９に応じて第１のスイッチＳＷ１１〜ＳＷｍ４のうち何れか１つを介して、サブ抵抗器列１０８が発生する複数のサブ参照電圧のうち１つのサブ参照電圧Ｖｒｅｆが与えられる。この選択されたサブ参照電圧Ｖｒｅｆは、キャリブレーション対象のＴｒ．補間型比較器の閾値電圧Ｖｔｎに等しく設定されている。そして、複数個のＴｒ．補間型比較器Ｃｒ１〜Ｃｒｎ＋１のうち前記キャリブレーション対象とすべき１つのＴｒ．補間型比較器が比較器制御信号１１０によってキャリブレーション状態となる。

前記キャリブレーション状態となったＴｒ．補間型比較器（例えばＣｒ４）では、重み付け演算（トランジスタのサイズ比の設定）が行われて閾値電圧Ｖｔｎが決定されており、第１の非反転出力電圧Ｖｏ１ｐと第１の反転出力電圧Ｖｏ１ｍとの差分と、第２の非反転出力電圧Ｖｏ２ｐと第２の反転出力電圧Ｖｏ２ｍとの差分とを比較した比較結果を正帰還部に出力する。ここで、このキャリブレーション状態となったＴｒ．補間型比較器Ｃｒ４では、その入力である２個のプリアンプＡ１、Ａ２の入力端子にサブ参照電圧Ｖｒｅｆが入力され、このサブ参照電圧Ｖｒｅｆが自己のＴｒ．補間型比較器Ｃｒ４の閾値電圧Ｖｔｎと等しいので、その出力は理想的にはメタステーブル状態となるが、素子の特性ばらつきなどに起因するオフセットがある場合には、出力はそのオフセットに応じて”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベルとなる。ここで、このＴｒ．補間型比較器Ｃｒ４の出力がバランスを取るように、可変抵抗制御回路２０２において可変抵抗ｒａ、ｒｂを各々増加又は減少させて、入力トランジスタ部を構成する４個のＮＭＯＳトランジスタｍ０ａ、ｍ０ｂとｍ０ｃ、ｍ０ｄとに流れる電流を調整する。可変抵抗ｒａ及びｒｂがある値になった時点でＴｒ．補間型比較器Ｃｒ４の出力端子Ｑ及びＱＢの出力電圧は反転する。可変抵抗制御回路２０２は、Ｔｒ．補間型比較器Ｃｒ４の出力端子Ｑ及びＱＢの出力電圧が反転した時点の可変抵抗ｒａ及びｒｂの値を記憶する。この記憶された可変抵抗ｒａ及びｒｂの値が、キャリブレーション状態のＴｒ．補間型比較器Ｃｒ４のオフセットに相当するので、オフセットをキャンセルすることができる。

前記キャリブレーション動作は、例えば本ＡＤ変換器の搭載装置の電源ＯＮ時に開始され、このキャリブレーション時に記憶された前記可変抵抗ｒａ、ｒｂの値が本ＡＤ変換器の動作開始時に前記可変抵抗ｒａ、ｒｂに設定される。尚、キャリブレーション動作は電源ＯＮ時に限らず、前記搭載装置の動作中に周期的に行っても良いし、前記搭載装置において本ＡＤ変換器が間欠動作をする場合には、その停止期間中に行っても良い。

以上のオフセットキャンセル動作を、全てのＴｒ．補間型比較器Ｃｒ１〜Ｃｒｎ＋１に実施すべく、選択信号１０６を切り替えていく。

全てのＴｒ．補間型比較器に対してオフセットキャンセル動作を実施した後、キャリブレーション信号１０５を解除する。このとき、各Ｔｒ．補間型比較器の可変抵抗制御回路２０２が記憶している可変抵抗ｒａ及びｒｂの値を適用することにより、各々のＴｒ．補間型比較器のオフセットはキャンセルされ、結果として、Ａ／Ｄ変換器の入出力特性が理想なものになる。

尚、図１においては、プリアンプ列１０２はシングル信号ＡＩＮを入力とするプリアンプ列としているが、差動信号を入力とするプリアンプ列としても、同じ効果を得ることができるのは勿論である。

また、図１においては、１つのプリアンプに対して、２ビット分の補間ができる４個のＴｒ．補間型比較器を配置しているが、補間ビット数は問わない。

（実施形態２）
次に、本発明のＡ／Ｄ変換器の具体的な実施形態２について、図面を参照しながら詳細に説明する。

Ａ／Ｄ変換器部の接続、動作は、前記第１の実施形態と同様である。

図４は、可変容量を有するオフセットキャンセル機能付きＴｒ．補間型比較器を示している。

図４に示したＴｒ．補間型比較器は、ＮＭＯＳトランジスタｍ０ａ、ｍ０ｂ、ｍ０ｃ、ｍ０ｄで構成される入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備える。この正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びＰＭＯＳトランジスタｍ３ｂドレイン端子に出力端子ＱＢが接続され、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びＭＯＳトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。

また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。

前記入力トランジスタ部を構成するＮＭＯＳトランジスタｍ０ａ、ｍ０ｂ、ｍ０ｃ、ｍ０ｄのゲート端子には、各々、第１の非反転出力電圧Ｖｏ１ｐ、第２の非反転出力電圧Ｖｏ２ｐ、第１の反転出力電圧Ｖｏ１ｍ、第２の反転出力電圧Ｖｏ２ｍが入力され、ソース端子には基準電位ＶＳＳが入力され、ＮＭＯＳトランジスタｍ０ａ、ｍ０ｂのドレイン端子はＮＭＯＳトランジスタｍ１ａのソース端子に接続され、ＮＭＯＳトランジスタｍ０ｃ、ｍ０ｄのドレイン端子はＮＭＯＳトランジスタｍ１ｂのソース端子に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子、及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子には、各々、クロック信号ＣＬＫが入力されている。

前記正帰還部は、クロック信号ＣＬＫが”Ｈｉｇｈ”レベルにある場合には、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが開放状態（ＯＦＦ）になり、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂが導通状態（ＯＮ）になって、入力トランジスタ部から出力される比較結果を増幅し、その増幅された比較結果を保持すると共に、その増幅された比較結果である出力端子Ｑ及び出力端子ＱＢの電圧をディジタル信号として出力する。

クロック信号ＣＬＫが”Ｌｏｗ”レベルにある場合には、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが導通状態（ＯＮ）になり、出力端子Ｑ及び出力端子ＱＢの電圧は電源電圧ＶＤＤ、つまり”Ｈｉｇｈ”レベルにリセットされる。また、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂは開放状態（ＯＦＦ）になって、電流経路が遮断され、電力消費は０になる。

そして、図４に示したＴｒ．補間型比較器は、出力端子Ｑ及び出力端子ＱＢに可変容量Ｃａ及びＣｂを有する。また、出力端子Ｑ及びＱＢは可変容量制御回路４０２に接続されている。更に、比較器制御信号４０１は可変容量制御回路４０２に与えられる。

図５は、前記可変容量Ｃａ及びＣｂを有するオフセットキャンセル機能付きＴｒ．補間型比較器のキャリブレーション時の動作を示している。

キャリブレーション信号１０５がアクティブ状態になると、プリアンプ列１０２の入力には、第２のスイッチＳＷＡＩＮ２及びスイッチ制御信号１０９に応じて第１のＳＷ１１〜ＳＷｍ４の何れか１個を介して、サブ抵抗器列１０８が発生する複数のサブ参照電圧のうち１つのサブ参照電圧Ｖｒｅｆが与えられる。また、比較器制御信号１１０に応じて複数のＴｒ．補間型比較器Ｃｒ１〜Ｃｒｎ＋１のうち１つのＴｒ．補間型比較器がキャリブレーション状態となる。尚、このとき、キャリブレーション状態になっているＴｒ．補間型比較器の閾値電圧Ｖｔｎは、スイッチ制御信号１０９によってプリアンプ列１０２に与えられるサブ参照電圧Ｖｒｅｆと等しい。

前記キャリブレーション状態となったＴｒ．補間型比較器では、可変容量制御回路４０２は可変容量Ｃａ及びＣｂを各々増加又は減少させて、出力端子Ｑ及びＱＢ間でスルーレートを調整する。可変容量Ｃａ及びＣｂがある値になったところで、Ｔｒ．補間型比較器の出力端子Ｑ及びＱＢの電圧は反転する。可変容量制御回路４０２は、自己のＴｒ．補間型比較器の出力端子Ｑ及びＱＢの電圧が反転した時点の可変容量Ｃａ及びＣｂの値を記憶する。記憶された可変容量Ｃａ及びＣｂの値が、自己のＴｒ．補間型比較器のオフセットに相当するので、オフセットをキャンセルすることができる。

以上のオフセットキャンセル動作を全てのＴｒ．補間型比較器に実施すべく、選択信号１０６を切り替えて行く。

全てのＴｒ．補間型比較器に対してオフセットキャンセル動作を実施した後、キャリブレーション信号１０５を解除する。このとき、各Ｔｒ．補間型比較器の可変容量制御回路４０２が記憶している可変容量Ｃａ及びＣｂの値を適用することにより、各々のＴｒ．補間型比較器のオフセットはキャンセルされ、結果として、Ａ／Ｄ変換器の入出力特性は理想なものになる。

以上説明したように、本発明は、Ｔｒ．補間型比較器のオフセットを補正することができるので、Ｔｒ．補間型比較器を用いた高速・小面積・省電力フラッシュ型（並列型）Ａ／Ｄ変換器のリニアリティを補正可能にでき、Ａ／Ｄ変換器の特性を著しく向上させることができる。また、Ｔｒ．補間型比較器のオフセットを補正できるので、Ｔｒ．補間型比較器を構成するトランジスタのサイズを小さくでき、これにより、Ｔｒ．補間型比較器の動作速度を更に向上させることが可能であり、動作速度の向上を図ったＡ／Ｄ変換器として有用である。

１０１参照電圧発生回路
Ｒ１〜Ｒｍ抵抗
Ｒ１１〜Ｒ１４…Ｒｍ１〜Ｒｍ４サブ抵抗
１０２プリアンプ列
Ａ１〜Ａｍプリアンプ
１０３Ｔｒ．補間型比較器列
Ｃｒ１〜Ｃｒｎ＋１Ｔｒ．補間型比較器
Ｑ正極出力端
ＱＢ負極出力端
ｍ０ａ、ｍ０ｂＮＭＯＳトランジスタ
（正極入力部トランジスタ）
ｍ０ｃ、ｍ０ｄＮＭＯＳトランジスタ
（負極入力部トランジスタ）
ＳＷＧスイッチ群
ＳＷ１１〜ＳＷｍ４第１のスイッチ
ＳＷＩＮＴ１、ＳＷＩＮＴ２第２のスイッチ
ｒａ、ｒｂ可変抵抗
Ｃａ、Ｃｂ可変容量
１０４エンコーダロジック
１０５キャリブレーション信号
１０６選択信号
１０７選択信号生成回路
１０８サブ抵抗器列（サブ参照電圧発生回路）
１０９スイッチ制御信号
１１０比較器制御信号
２０１比較器制御信号
２０２可変抵抗制御回路
４０１比較器制御信号
４０２可変容量制御回路

Claims

複数の参照電圧を発生する参照電圧発生回路と、
アナログ入力信号と、前記参照電圧発生回路で発生した複数の参照電圧とを入力とし、複数の差動電圧対を出力するプリアンプ列と、
前記プリアンプ列からの複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について、トランジスタの所定の重み付け演算をして電圧−電流変換動作を行い、前記差電圧の補間動作を行う複数のＴｒ．補間型比較器とを有し、
前記複数のＴｒ．補間型比較器を比較器列として構成するＡ／Ｄ変換器であって、
前記参照電圧発生回路で発生した前記複数の参照電圧の各々を更に分解した複数のサブ参照電圧を発生させるサブ参照電圧発生回路と、
前記サブ参照電圧発生回路で発生した複数のサブ参照電圧のうち１つを選択して前記アナログ入力信号に代えて前記プリアンプ列に出力するスイッチ群と、
前記各Ｔｒ．補間型比較器のキャリブレーションを有効にするキャリブレーション信号と、キャリブレーションの対象となるＴｒ．補間型比較器を選択すると共にこの選択するキャリブレーション対象のＴｒ．補間型比較器の閾値電圧となる１つのサブ参照電圧を選択する選択信号とを入力し、前記キャリブレーション信号及び前記選択信号に基づいて、前記スイッチ群を制御すると共に、前記複数のＴｒ．補間型比較器のうち１つをキャリブレーション対象として指定する選択信号生成器とを有し、
前記キャリブレーションの対象となるＴｒ．補間型比較器の閾値電圧を前記選択された１つのサブ参照電圧にキャリブレーションする
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記各Ｔｒ．補間型比較器は、
各々の正極入力部トランジスタと並列に及び負極入力部トランジスタと並列に、各々可変抵抗を有し、
前記選択信号生成器によりキャリブレーション対象として指定されたとき、前記各々の可変抵抗を変化させて、自己のＴｒ．補間型比較器のオフセットをキャンセルする
ことを特徴とするＡ／Ｄ変換器。
前記請求項１記載のＡ／Ｄ変換器において、
前記各Ｔｒ．補間型比較器は、
正極出力端及び負極出力端に各々接続された可変容量を有し、
前記選択信号生成器によりキャリブレーション対象として指定されたとき、前記各々の可変容量を変化させて、自己のＴｒ．補間型比較器のオフセットをキャンセルする
ことを特徴とするＡ／Ｄ変換器。
前記請求項１〜３の何れか１項に記載のＡ／Ｄ変換器において、
前記スイッチ群は、
前記サブ参照電圧発生回路で発生した複数のサブ参照電圧のうち、キャリブレーションの対象となるＴｒ．補間型比較器の閾値電圧としての１つのサブ参照電圧を、前記選択信号に基づいて選択する複数の第１のスイッチと、
前記複数の第１のスイッチにより選択された１つのサブ参照電圧を、前記キャリブレーション信号に基づいて、前記アナログ入力信号に代えて前記プリアンプ列に出力する複数の第２のスイッチとを有する
ことを特徴とするＡ／Ｄ変換器。