JP2831744B2 - アナログ―ディジタル混成ｉｃ用試験装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばディジタルオーディオ用IC或はモデ
ム等のようにアナログ系とディジタル系の回路が混在す
るICを試験することに用いるアナログ−ディジタル混成
IC用試験装置に関する。

「従来の技術」 本出願人は先に「特願昭63−116731号」によりアナロ
グ−ディジタル混成IC用試験装置を提案した。

この先に提案したアナログ−ディジタル混成IC用試験
装置は第３図に示すようにディジタル試験回路２と、ア
ナログ試験回路３とを具備し、その特徴とする構成はデ
ィジタル試験回路２に同期化回路15を設け、この同期化
回路15にアナログ試験回路３のタイミング発生器８から
タイミングクロックを与え、ディジタル試験用タイミン
グ発生器４から出力されるクロックの周波数をアナログ
試験用タイミング発生器８が出力するクロックの周波数
に同期させるように構成した点である。

つまりアナログ試験回路３ではジッタの少ないクロッ
クによってDA変換器９及びAD変換器11を動作させる必要
がある。

これに対しディジタル試験回路２で用いられるタイミ
ング信号はその周期を高い分解能で変化させる必要があ
る。この要求を満すため、ディジタル試験回路２のタイ
ミング発生器４ではクロック信号を遅延時間が異なる遅
延素子で遅延させ、その遅延時間を切替ることによって
クロックの周期を微細に変化させることができるように
構成している。

このためディジタル試験回路２で用いられるクロック
には遅延素子の遅延時間の誤差等によって比較的大きな
ジッタを含むことになる。

このような理由から先の提案の前はディジタル試験回
路２と、アナログ試験回路３に別々にタイミング発生器
を設けていた。

然し乍ら被試験IC1のディジタル回路の動作と、アナ
ログ回路の動作は互に同期した状態で動作させなければ
ならないから、ディジタル試験回路２とアナログ試験回
路３に設けたタイミング発生器を同期させているが、同
期して動作する周波数範囲が狭いため充分な試験を行な
うことができない不都合があった。

従って先に提案した装置では第３図に示すようにアナ
ログ試験回路３に設けたタイミング発生器８から出力さ
れるクロックをディジタル試験回路２に取込み、このク
ロックによってディジタル試験回路２のタイミング発生
器４の周波数を同期化して動作させるように構成したも
のである。

このように構成すればディジタル試験回路２とアナロ
グ試験回路３を同期して動作させることができ、その動
作可能な周波数範囲を広く採ることができる利点が得ら
れる。

「発明が解決しようとする課題」 先に提案した装置において同期化回路15は第４図に示
すように位相比較器15Bと、電圧制御型水晶発振器15Aと
を含むフェイズロックループによって構成される。

このように同期化回路15はフェイズロックループを含
む構造のため試験項目の変更毎に同期化回路15の動作が
安定するまでの時間、試験を待たなければならない不都
合が生じ、これがために試験に要する時間が長くなる欠
点が生じる。

この様子を第５図を用いて説明する。パターン発生器
５に第５図Ａに示すスタート指令信号P_aが与えられる
と、パターン発生器５はタイミング発生器４に第５図Ｂ
に示すクロック制御信号P_bを出力する。

タイミング発生器４はクロック制御信号P_bが与えられ
るとプログラマブル分周器13Aの内部に設けられたゲー
ト13AAが開に制御され、プログラマブル分周器13Aから
第５図Ｃに示すクロックP_cを出力する。このクロックP_c
が切替回路13Bで選択された遅延素子を通じて遅延回路
群14を通じて出力される。この遅延回路群14を通じて出
力されるクロックP_d（第５図Ｄ）がパターン発生器５に
与えられ、試験パターン信号が出力される。パターン発
生器５から出力される試験パターン信号のパターン数が
第１項目の試験に必要な数だけ出力されるとパターン発
生器５から出力されているクロック制御信号P_bはＬ論理
に落ち、プログラマブル分周器13Aに設けられたゲート1
3AAを閉じる。この結果クロックP_cとP_dは停止し、次の
試験項目のスタート指令信号P_aによってクロックP_cとP_d
の発生が再開される。

ここで同期化回路15はフェイズロックループによって
構成されるから、プログラマブル分周器13Aに設けたゲ
ート13AAが閉になると、フェイズロックループは開放状
態となり、この状態では電圧制御型水晶発振器15Aは自
由発振状態となり、発振周波数がアナログ試験用クロッ
ク発生器８の周波数からずれてしまう不都合が生じる。

電圧制御型水晶発振器15Aの発振周波数がずれた状態
でゲート13AAが開となり、フェイズロックループが閉じ
たとしても電圧制御型水晶発振器15Aの周波数は直ちに
元の周波数に戻らない。

このために電圧制御型水晶発振器の周波数が充分安定
するまで実波形発生器６から第５図Ｅに示すようにダミ
ーパターンP_e1を出力させ、アナログ側クロックP_dの周
波数が安定した時点から試験パターン信号P_e2を出力す
るようにしている。

試験は第１項目、第２項目、第３項目……の順に順次
行なわれるが、第１項目の試験が終了するとパターン発
生器５はタイミング制御信号P_bの発生を停止し、タイミ
ング発生器４はクロックP_dの発生を中断する。次の試験
のスタート指令信号P_aがパターン発生器５に与えられる
と再びクロック制御信号P_bを出力し、タイミング発生器
４からクロックP_dを出力する。

このように試験項目の終了毎にクロックP_dの発生が中
断されるから次の試験の開始毎に周期化回路15の応答の
遅れ時間τ_１だけ試験の開始が遅れる。

従って一個の被試験IC1を試験するに要する時間が長
くなる欠点が生じる。

この発明の目的は同期化回路を設けた構造のアナログ
−ディジタル混成IC用試験装置において、試験項目終了
毎に同期化回路を構成するスェイズロックループを開放
させることなく、従ってループを構成した状態を維持さ
せて電圧制御型水晶発振器の発振周波数を安定化させ、
次の試験項目の開始に当って試験開始タイミングを遅ら
せることなく、直ちに試験を開始することができるアナ
ログ−ディジタル混成IC用試験装置を提供しようとする
ものである。

「課題を解決するための手段」 この発明ではディジタル試験用タイミング発生器に同
期化回路を設け、この同期化回路によってディジタル試
験用タイミング発生器から出力されるクロックの周波数
をアナログ試験用タイミング発生器から出力されるタイ
ミング信号に同期させるように構成したアナログ−ディ
ジタル混成IC用試験装置において、 同期化回路を構成するフェイズロックループの外側に
ディジタル試験用タイミング発生器から出力されるクロ
ックの数をパターン発生器から出力するパターン数に対
応した数に制限するクロック制限手段と、 制御装置から与えられる試験開始指令信号を取込んで
ディジタル試験用タイミング発生器を動作状態に維持さ
せる保持手段とを設けた構造を特徴とするものである。

この発明の構成によれば試験開始の初期において、制
御装置から保持手段に保持データが与えられる。この保
持データによってディジタル試験用タイミング発生器は
動作を開始し、その動作状態が保持される。

ディジタル試験用タイミング発生器が動作状態に維持
されている間、このディジタル試験用タイミング発生器
から出力されるクロックはクロック制限手段によって出
力の個数が管理される。

つまりディジタル試験用タイミング発生器から出力さ
れるクロックの数はパターン発生器から出力されるパタ
ーン数に対応付けされて制限され必要個数が出力される
とクロック制限手段はパターン発生器から出力される制
御信号によってクロックの出力を停止する。

このクロックの出力停止はフェイズロックループの外
側で行なわれるため、フェイズロックループは閉ざされ
た状態に維持される。よって試験項目を複数連続して実
行しても試験項目と試験項目の間もフェイズロックルー
プが動作を維持するから次の試験項目の開始時点で試験
の開始タイミングを遅らせる必要がない。

よって１個のICを試験するに必要な時間を短かくする
ことができる利点が得られる。

「実施例」 第１図にこの発明の一実施例を示す。図中１は被試験
IC、２はディジタル試験回路、３はアナログ試験回路、
４はディジタル試験用タイミング発生器、５はパターン
発生器、６は実波形発生器、７は論理比較器、８はアナ
ログ試験用タイミング発生器、10は制御装置、15は同期
化回路を示す点は第４図の説明と同じである。

この発明の特徴とする構成はディジタル試験タイミン
グ発生器４に保持手段13Eと、クロック制限手段13Fを設
けた点である。

保持手段13Eは例えばレジスタによって構成すること
ができる。この保持手段13Eには第２図Ａに示すように
試験開始の初期においてディジタル試験用タイミング発
生器４を動作状態に維持させるための保持データP_aを与
える。この保持データP_aをラッチしてプログラマブル分
周器13Aにそのラッチ出力を与えることによりプログラ
マブル分周器13Aの内部に設けられたゲート13AAが開に
保持され、これによりプログラマブル分周器13Aは常時
クロックを出力する状態に制御される。

一方同期化回路15を構成するフェイズロックループの
外側にクロック制限手段13Fを設ける。このクロック制
限手段13Fは例えばアンドゲートによって構成すること
ができ、このクロック制限手段13Fに第２図Ｄに示すク
ロック制御信号P_dを与えディジタル試験用タイミング発
生器４から出力するクロックの数を制限する。

つまりプログラマブル分周器13Aは保持データP_aによ
って動作状態に維持されフェイズロックループを閉じた
状態に保持される。

よって同期化回路15を構成する電圧制御型水晶発振器
15Aは位相比較器15Bの位相比較出力信号によって制御さ
れ、その発振信号P_e（第２図Ｅ）の周波数はアナログ試
験用タイミング発生器８の周波数に同期した状態に維持
される。

保持データP_aは制御装置10からパターン発生器５に与
えられる試験開始指令P_c（第２図Ｃ）が出力されるタイ
ミングより前に出力させる。試験開始指令P_cによってパ
ターン発生器５はクロック制御信号P_dを出力する。クロ
ック制御信号はP_dはクロック制御手段13Fに与えられ、
クロック制御手段13Fが開に制御される。クロック制御
手段13Fが開に制御された時点では電圧制御発振器15Aの
周波数はすでに安定している。

この結果、クロック制限手段13Fはクロック制御信号P
_dの供給と同時に第２図Ｆに示すようにクロックP_fを出
力し、直ちに試験を実行させることができる。

パターン発生器６から出力するパターン信号の数が第
１項目の試験に必要な数に達すると、これと連動してク
ロック制御信号P_dはＬ論理に復帰し、クロック制御手段
13Fを閉に制御する。これによりディジタル試験用タイ
ミング発生器４はクロックP_fの発生を停止する。

クロック制御手段13FがクロックP_fの出力を制止して
いる状態において、プログラマブル分周器13Aは保持手
段13Eによって動作状態に維持される。

この結果、同期化回路15を構成するフェイズロックル
ープは閉じた状態を維持するから、電圧制御型水晶発振
器15Aの周波数はアナログ試験用タイミング発生器８の
周波数に同期した状態を維持し、周波数は安定に維持さ
れる。

従って次の試験開始指令P_cがパターン発生器５に与え
られ、パターン発生器５からクロック制御信号P_dが出力
されるとクロック制限手段13Fは直ちにクロックP_fを出
力し、第２項目の試験を実行する。

全ての項目の試験が終了すると、制御装置10は保持手
段13Eに保持解除信号P_b（第２図Ｂ）を与え、保持デー
タP_aを解除する。この結果プログラマブル分周器13Aは
動作を停止し、クロックP_eの発生を停止させる。

「発明の効果」 以上説明したようにこの発明によればディジタル試験
用タイミング発生器４に同期化回路15を付設し、ディジ
タル試験用タイミング発生器４の周波数をアナログ試験
用タイミング発生器８のクロック周波数に同期させるよ
うに構成したアナログ−ディジタル混成IC用試験装置に
おいて、同期化回路15を構成するフェイズロックループ
を試験中は動作状態に維持させることにより、フェイズ
ロックループの遅れ動作による影響を除去することがで
きる。

従ってこの発明によればアナログ試験回路３とディジ
タル試験回路２の同期を広い周波数にわたって維持する
ことができることの上に、１個のICを試験するに要する
時間を短かくすることができ利点が得られ、その効果は
実用に供して頗る大である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の動作を説明するための波形図、第３図は従
来の技術を説明するためのブロック図、第４図は先に提
案した装置を説明するためのブロック図、第５図はその
動作を説明するための波形図である。 １……被試験IC、２……ディジタル試験回路、３……ア
ナログ試験回路、４……ディジタル試験用タイミング発
生器、５……パターン発生器、６……実波形発生器、７
……論理比較器、８……アナログ試験用タイミング発生
器、10……制御装置、13E……保持手段、13F……クロッ
ク制御手段、15……同期化回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】A.パターン発生器から与えられる信号に従
   ってクロックを出力するタイミング発生器と、このタイ
   ミング発生器から出力されるタイミング信号に同期して
   試験パターン信号を出力するパターン発生器と、このパ
   ターン発生器から出力されるパターン信号を実波形信号
   に変換して被試験ICに与える実波形発生部とを具備した
   ディジタル試験回路と、 B.被試験ICのアナログ系回路に任意波形を持つアナログ
   信号を与えるDA変換器と、被試験ICのアナログ系回路か
   ら出力されるアナログ信号をディジタル信号に変換する
   AD変換器と、このAD変換器から出力されるディジタル信
   号を期待値と比較し、被試験ICの良否を判定する判定回
   路とを具備したアナログ試験回路と、 C.上記ディジタル試験回路のタイミング発生器に設けら
   れ、上記アナログ試験回路に設けられたタイミング発生
   器から与えられるタイミング信号にディジタル試験用タ
   イミング信号を同期させるフェイズロックループによっ
   て構成した同期化回路と、 D.この同期化回路を構成するフェイズロックループの外
   側に設けられ、ディジタル試験用タイミング発生器から
   出力されるクロックの数を上記パターン発生器から出力
   するパターン数に対応した数に制限するクロック制限手
   段と、 E.制御装置から与えられる試験開始指令信号を取込んで
   上記ディジタル試験用タイミング発生器を動作状態に維
   持させる保持手段と、 によって構成したことを特徴とするアナログ−ディジタ
   ル混成IC用試験装置。