JP2001126471A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001126471A
JP2001126471A JP30570399A JP30570399A JP2001126471A JP 2001126471 A JP2001126471 A JP 2001126471A JP 30570399 A JP30570399 A JP 30570399A JP 30570399 A JP30570399 A JP 30570399A JP 2001126471 A JP2001126471 A JP 2001126471A
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signal
self
circuit
refresh
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Kyoji Yamazaki
恭治 山崎
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 レイアウト面積を抑えて、セルフリフレッシ
ュモードに入るタイミングを細かく設定することができ
る半導体集積回路を提供する。 【解決手段】 本発明に係る半導体集積回路に含まれる
セルフリフレッシュ回路１０は、リングオシレータ１０
０、倍周期カウンタ１０１，１０３、内部ＲＡＳに対応
する信号ＳＥＬＦ０が発生するＳＥＬＦ発生部１０２、
およびＢＢＵＥ発生部１０４を含む。倍周期カウンタ１
０３は、倍周期カウンタ１０１の１の出力信号を基本信
号としてカウント動作を行う。ＢＢＵＥ発生部１０４
は、倍周期カウンタ１０３の出力に応じてＢＢＵＥ信号
を発生する。ＢＢＵＥ信号がＨレベルに立上がると、信
号ＳＥＬＦ０に対応するセルフリフレッシュ信号ＳＥＬ
Ｆが出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、より詳細にはセルフリフレッシュ機能を有する半
導体集積回路に関するものである。
【０００２】
【従来の技術】ワンチップ上に記憶回路とロジック回路
とを集積させたＤＲＡＭ／ロジック回路混載チップ（Ｅ
ＤＯ−ＤＲＡＭ）におけるセルフリフレッシュ回路９０
０について、図１３を用いて説明する。
【０００３】セルフリフレッシュ回路９００は、図１３
に示されるように、セルフリフレッシュモードに入るタ
イミングを決定するＢＢＵＥ信号を発生するセルフリフ
レッシュイン回路９０１と、セルフリフレッシュ信号Ｓ
ＥＬＦを出力するセルフ周期タイマ回路９０２とを含
む。
【０００４】セルフリフレッシュイン回路９０１は、Ｃ
ＢＲ信号がＨレベルになった後、数１０μｓでＢＢＵＥ
信号を発生する。セルフ周期タイマ回路９０２は、ＢＢ
ＵＥ信号を受けて、１６μｓ毎に１ショットのパルス信
号であるセルフリフレッシュ信号ＳＥＬＦを出力する。
【０００５】ＣＢＲ信号は、外部コラムアドレスストロ
ーブ信号／ＣＡＳを外部ロウアドレスストローブ信号／
ＲＡＳより先に立下がるいわゆる「ＣＢＲ条件」が満た
されると、Ｈレベルになる。
【０００６】セルフリフレッシュイン回路９０１は、Ｃ
ＢＲ信号に応答して、周期Ｔ０の発振信号φ０を出力す
るリングオシレータ９０３、発振信号φ０に基づきカウ
ント動作を行なう倍周期カウンタ９０４、および倍周期
カウンタ９０４の出力に応じてＢＢＵＥ信号を発生する
ＢＢＵＥ発生部９０５を含む。
【０００７】リングオシレータ９０３は、図１４に示さ
れるように、ＮＡＮＤ回路９１６、直列に接続されるイ
ンバータ９１７♯１〜９１７♯６、ＮＯＲ回路９１８、
およびインバータ９１９を含む。ＮＡＮＤ回路９１６
は、ＣＢＲ信号とインバータ９１７♯６の出力とを入力
に受ける。ＮＯＲ回路９１８は、ＢＢＵＥ信号とインバ
ータ９１７♯６の出力とを入力に受ける。インバータ９
１９は、ＮＯＲ回路９１８の出力を反転して発振信号φ
０を出力する。発振信号φ０は、スタンバイ時は、Ｈレ
ベルである。
【０００８】倍周期カウンタ９０４は、ｎビットのカウ
ンタである。ｎ＝３の場合、発振信号φ０を基本信号と
して、信号ｆｘ（０）〜ｆｘ（２）を出力する。
【０００９】ＢＢＵＥ発生部９０５は、図１５に示され
るように、倍周期カウンタ９０４の出力信号ｆｘ（０）
〜ｆｘ（２）を受けるＮＯＲ回路９１０、ＣＢＲ信号と
ＮＯＲ回路９１０の出力とを入力に受けるＮＡＮＤ回路
９１１、およびＮＡＮＤ回路９１１の出力を反転してＢ
ＢＵＥ信号を発生するインバータ９１２を含む。
【００１０】たとえば、図１６に示されるように、周期
Ｔ０の発振信号φ０が倍周期カウンタ９０４に入力され
ると、周期２×Ｔ０、４×Ｔ０、８×Ｔ０の信号ｆｘ
（０）、ｆｘ（１）、ｆｘ（２）が出力される。ＢＢＵ
Ｅ発生部９０５に、周期２×Ｔ０、４×Ｔ０、８×Ｔ０
の信号ｆｘ（０）、ｆｘ（１）、ｆｘ（２）が入力され
るとすると、８×Ｔ０（＝２n×Ｔ０）の周期のＢＢＵ
Ｅ信号が発生する。
【００１１】なお、セルフリフレッシュイン回路９０１
では、ＢＢＵＥ信号がＨレベルになると、発振信号φ０
がＨレベルに固定される。したがって、実際には、ＣＢ
Ｒ信号がＬレベルになるまで（リセット）ＢＢＵＥ信号
はＨレベルを保持する。
【００１２】図１３に示されるセルフ周期タイマ回路９
０２は、ＢＢＵＥ信号に応答して、周期Ｔ１の発振信号
φ１を出力するリングオシレータ９０６、発振信号φ１
に基づきカウント動作を行なう倍周期カウンタ９０７、
および倍周期カウンタ９０７の出力に応じてセルフリフ
レッシュ信号ＳＥＬＦを出力するＳＥＬＦ発生部９０８
を含む。
【００１３】リングオシレータ９０６は、図１７に示さ
れるように、ＮＡＮＤ回路９１６とインバータ９１７♯
１〜９１７♯６とで構成される。
【００１４】倍周期カウンタ９０７は、ｍビットのカウ
ンタである。ｍ＝４の場合、発振信号φ１を基本信号と
して、信号ｆｙ（０）〜ｆｙ（４）を出力する。図１８
に示されるように、信号ｆｙ（０）、ｆｙ（１）、ｆｙ
（２）、ｆｙ（３）の周期は、２×Ｔ１、４×Ｔ１、８
×Ｔ１、１６×Ｔ１になる。
【００１５】ＳＥＬＦ発生部９０２は、上述したＢＢＵ
Ｅ発生部９０５と同様の構成を有しており、信号ｆｙ
（０）〜ｆｙ（３）がすべてＬレベルになると、Ｈレベ
ルのワンショットのセルフリフレッシュ信号ＳＥＬＦを
出力する。セルフリフレッシュ信号ＳＥＬＦの周期Ｔｓ
（セルフリフレッシュ周期）は、１６×Ｔ１（＝２m×
Ｔ１）になる。
【００１６】ここで、セルフリフレッシュモードにおけ
る従来の半導体集積回路の動作を、図１９を用いて説明
する。倍周期カウンタ９０４は、ｆｘ（０）〜ｆｘ
（２）を、倍周期カウンタ９０７は、ｆｙ（０）〜ｆｙ
（３）を出力するものとする。
【００１７】外部コラムアドレスストローブ信号／ＣＡ
ＳがＬレベルに立下がった後、外部ロウアドレスストロ
ーブ信号／ＲＡＳがＬレベルに立下がると、ＣＢＲ条件
が満たされたことを示すＨレベルのＣＢＲ信号が発生す
る（時刻ｔ０）。８×Ｔ０後に、ＢＢＵＥ信号がＨレベ
ルになる。ＣＢＲ信号がＨレベルになってからセルフリ
フレッシュモードに入るまでの期間（セルフイン期間）
は、８×Ｔ０である。
【００１８】これを受けて、セルフリフレッシュ信号Ｓ
ＥＬＦが出力される。セルフリフレッシュ周期Ｔｓは、
１６×Ｔ１である。セルフリフレッシュ信号ＳＥＬＦに
同期して、内部ロウアドレスストローブ信号（内部ＲＡ
Ｓ）が発生する。この内部ＲＡＳに応じて、メモリセル
アレイの行選択動作が実行される。
【００１９】Ｔ０＝１６μｓ、Ｔ１＝１μｓとすると、
ＣＢＲ信号がＨレベルになってから８０μｓ後にＢＢＵ
Ｅ信号がＨレベルになり、セルフリフレッシュ周期Ｔｓ
は、１６μｓになる。
【００２０】
【発明が解決しようとする課題】ところで、セルフリフ
レッシュイン回路に関しては、ＢＢＵＥ信号を発生した
後は、リングオシレータを停止させる。一方、セルフリ
フレッシュ周期に関しては、チューニングにより周期を
変える。
【００２１】そこで、上述したように、従来の半導体集
積回路では、セルフリフレッシュイン回路９０１とセル
フ周期タイマ回路９０２とのそれぞれで、別個にリング
オシレータとカウンタとを備えるように構成している。
【００２２】しかしながら、リングオシレータとカウン
タとを別個に設けるため、半導体集積回路のレイアウト
面積が大きくなってしまうという問題があった。
【００２３】そこで、本発明は係る問題を解決するため
になされたものであり、その目的は、レイアウト面積を
縮小して、所望のセルフリフレッシュ動作を実行させる
ことができる半導体集積回路を提供する。
【００２４】
【課題を解決するための手段】この発明による半導体集
積回路は、行列状に配置される複数のメモリセルを含む
メモリセルアレイと、セルフリフレッシュモードにおい
て、メモリセルアレイの行を選択するセルフリフレッシ
ュ周期を決定するセルフリフレッシュ信号を発生するセ
ルフリフレッシュ回路とを備え、セルフリフレッシュ回
路は、特定信号を受けて、発振信号を出力するリングオ
シレータと、発振信号を受けて、ｍビットのカウント信
号（ｍは、自然数）を出力するカウンタと、ｍビットの
カウント信号に基づき、パルス信号を発生するパルス信
号発生回路と、カウンタの出力に応じて、特定信号が入
力されてから所定期間の後にセルフイン信号を発生する
セルフイン信号発生回路と、セルフイン信号に応答し
て、パルス信号に基づきセルフリフレッシュ信号を発生
する回路とを含む。
【００２５】好ましくは、セルフイン信号発生回路は、
ｍビットのカウント信号のうちいずれか１つを基本信号
として、ｎビットのカウント信号（前記ｎは、自然数）
を出力するセルフイン対応カウンタと、ｎビットのカウ
ント信号のうちの少なくとも１以上の信号に基づき、セ
ルフイン信号を発生する発生回路とを含む。
【００２６】特に、所定期間は、セルフイン対応カウン
タに入力される基本信号の周期の、Ｋ倍の値である（前
記Ｋは、前記ｎに対して、２n以外の整数）。
【００２７】好ましくは、セルフイン信号発生回路は、
フューズを有し、Ｌビット（Ｌは、自然数）の調整信号
を出力するタイミング調整回路をさらに含み、Ｌビット
の調整信号のそれぞれは、フューズの状態より個別に論
理レベルが決定され、発生回路は、ｎビットのカウント
信号と前記Ｌビットの調整信号との組合せに基づき、前
記セルフイン信号を発生する。
【００２８】好ましくは、所定期間は、実質的に、セル
フリフレッシュ周期の、Ｊ倍または（Ｊ＋０．５）倍で
ある（Ｊは、整数）。
【００２９】
【発明の実施の形態】以下、本発明に係る半導体集積回
路について図を用いて詳細に説明する。なお、図中同一
または相当部分には、同一記号または符号を付しその説
明を省略する。
【００３０】［実施の形態１］本発明の実施の形態１に
よるセルフリフレッシュ回路１０の構成について、図１
を用いて説明する。本発明の実施の形態１によるセルフ
リフレッシュ回路１０は、図１に示されるように、発振
信号φ１を出力するリングオシレータ１００、発振信号
φ１に応じてカウント動作を実行する倍周期カウンタ１
０１、倍周期カウンタ１０１の出力に応じてパルス信号
を出力するＳＥＬＦ発生部１０２、倍周期カウンタ１０
１の出力に応じてカウント動作を実行するＢＢＵＥ信号
対応の倍周期カウンタ１０３、倍周期カウンタ１０３の
出力およびＣＢＲ信号を反転したＺＣＢＲ信号を入力に
受け、セルフリフレッシュモードに入るタイミングを決
定するＢＢＵＥ信号を発生するＢＢＵＥ発生部１０４、
ＳＥＬＦ発生部１０２の出力を反転するインバータ１０
５、およびインバータ１０５の出力とＢＢＵＥ信号とを
受けて、セルフリフレッシュ信号ＳＥＬＦを出力するＮ
ＡＮＤ回路１０６を含む。
【００３１】リングオシレータ１００は、たとえば、リ
ングオシレータ９０６と同一構成であって、Ｈレベルの
ＣＢＲ信号を受けると、周期Ｔ１の発振信号φ１を出力
する。
【００３２】倍周期カウンタ１０１は、ｍビットのカウ
ンタである。図２に、４ビットの倍周期カウンタ１０１
の一例を示す（ｍ＝４）。図２に示される回路は、フリ
ップフロップＦ０〜Ｆ３、およびインバータＩ０〜Ｉ３
を含む。フリップフロップＦ０〜Ｆ３のそれぞれは、リ
セット信号ＺＲＥＳＥＴによりリセット状態となる。各
フリップフロップは、クロック端子ＣＬＫ、入力端子Ｉ
Ｎおよび出力端子ＯＵＴを含む。
【００３３】フリップフロップＦ０〜Ｆ３の出力端子Ｏ
ＵＴの信号Ｑ０〜Ｑ３が、端子Ｑ０〜Ｑ３から外部に出
力される。フリップフロップＦ０〜Ｆ３のそれぞれの入
力端子ＩＮには、信号Ｑ０〜Ｑ３を反転した信号ＺＱ０
〜ＺＱ３が入力される。端子ＱＩＮで受ける基本信号Ｑ
ＩＮは、フリップフロップＦ０のクロック端子ＣＬＫに
入力される。フリップフロップＦ１のクロック端子ＣＬ
Ｋには、信号Ｑ０が、フリップフロップＦ２のクロック
端子ＣＬＫには、信号Ｑ１が、フリップフロップＦ３の
クロック端子ＣＬＫには、信号Ｑ２がそれぞれ入力され
る。なお、信号Ｑ０〜Ｑ１の周期は、チューニングする
ことが可能である。
【００３４】倍周期カウンタ１０１の端子ＱＩＮは、発
振信号φ１を受ける。倍周期カウンタ１０１の端子Ｑ０
〜Ｑ３から出力される信号を、ｆ（０）〜（３）と記
す。
【００３５】各フリップフロップの構成を図３に示す。
フリップフロップＦは、図３に示されるように、ＮＭＯ
ＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とで構
成されるゲート、ＮＯＲ回路１１０とインバータ１１１
とで構成されるラッチ回路、ＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ２と構成されるゲート、およ
びＮＡＮＤ１１２とインバータ１１３とで構成されるラ
ッチ回路を含む。
【００３６】トランジスタＮ１とＰ１とは、入力端子Ｉ
ＮとノードＺ１との間に、トランジスタＰ２とＮ２と
は、ノードＺ２とノードＺ３との間にそれぞれ配置され
る。ＮＯＲ回路１１０とインバータ１１１とは、ノード
Ｚ１とノードＺ２との間に配置される。ＮＡＮＤ１１２
とインバータ１１３とは、ノードＺ３と出力端子ＯＵＴ
との間に設けられる。
【００３７】図中記号ＺＣＬＫは、クロック端子ＣＬＫ
で受ける信号を反転した信号を、ＲＥＳＥＴは、リセッ
ト信号ＺＲＥＳＥＴを反転した信号をそれぞれ表わして
いる。
【００３８】信号ｆ（０）、ｆ（１）、ｆ（２）、ｆ
（３）のそれぞれの周期は、発振信号φ１の周期Ｔ１に
対して、２×Ｔ１、４×Ｔ１、８×Ｔ１、１６×Ｔ１で
ある。
【００３９】図１に示されるＳＥＬＦ発生部１０２は、
信号ｆ（０）〜ｆ（３）に応じて、ワンショットのパル
ス信号を出力する。たとえば、ＳＥＬＦ発生部１０２
は、信号ｆ（０）〜ｆ（３）を受けるＮＯＲ回路で構成
する。ＳＥＬＦ発生部１０２の出力を、信号ＳＥＬＦ０
と記す。パルス信号ＳＥＬＦ０の周期は、２m×Ｔ、す
なわち１６×Ｔ１になる。
【００４０】図１に示される倍周期カウンタ１０３は、
ｎビットのカウンタである。図４に、２ビットの倍周期
カウンタ１０３の一例を示す（ｎ＝２）。図４に示され
る回路は、フリップフロップＦ０、Ｆ１、およびインバ
ータＩ０、Ｉ１を含む。フリップフロップＦ０、Ｆ１の
出力端子ＯＵＴの信号Ｑ０、Ｑ１が、端子Ｑ０、Ｑ１か
ら外部に出力される。フリップフロップＦ０、Ｆ１の入
力端子ＩＮには、信号Ｑ０、Ｑ１を反転した信号ＺＱ
０、ＺＱ１が入力される。端子ＱＩＮで受ける基本信号
ＱＩＮは、フリップフロップＦ０のクロック端子ＣＬＫ
に入力される。フリップフロップＦ１のクロック端子Ｃ
ＬＫには、信号Ｑ０が入力される。
【００４１】倍周期カウンタ１０３の端子ＱＩＮは、信
号ｆ（３）を受ける。倍周期カウンタ１０３の端子Ｑ
０、Ｑ１から出力される信号を、ｇ（０）、ｇ（１）と
記す。信号ｇ（０）、ｇ（１）のそれぞれの周期は、信
号ｆ（３）の周期をＴ（＝１６×Ｔ１）とすると、２×
Ｔ、４×Ｔになる。
【００４２】次に、図１に示すＢＢＵＥ発生部１０４の
構成について、図５を用いて説明する。ＢＢＵＥ発生部
１０４は、図５に示されるように、信号ｇ（０）、ｇ
（１）を受けるＮＯＲ回路１２０、ＮＯＲ回路１２２お
よび１２３で構成される回路１２１、およびＢＢＵＥ信
号を出力するインバータ１２４を含む。
【００４３】ＮＯＲ回路１２２は、ＮＯＲ回路１２０の
出力とＮＯＲ回路１２３の出力とを入力に受ける。ＮＯ
Ｒ回路１２３は、ＮＯＲ回路１２２の出力とＣＢＲ信号
を反転した信号ＺＣＢＲとを入力に受ける。インバータ
１２４は、ＮＯＲ回路１２２の出力を反転してＢＢＵＥ
信号を出力する。ＢＢＵＥ信号の立上がりタイミング
は、倍周期カウンタ１０３の出力する３つの信号に応じ
て決定される。
【００４４】本発明の実施の形態１では、ＣＢＲ信号に
応答して、リングオシレータ１００、倍周期カウンタ１
０１およびＳＥＬＦ発生部１０２により、信号ＳＥＬＦ
０を発生する。そして、倍周期カウンタ１０１の出力信
号ｆ（３）に応答して、倍周期カウンタ１０３およびＢ
ＢＵＥ発生部１０４により、ＨレベルのＢＢＵＥ信号を
発生する。そして、信号ＳＥＬＦ０に同期したセルフリ
フレッシュ信号ＳＥＬＦが出力される。
【００４５】ここで、セルフリフレッシュ回路１０を配
置する半導体集積回路１０００の構成の概要について、
図６を用いて説明する。図６に示されるように、半導体
集積回路１０００は、外部制御信号を受けて対応する内
部制御信号を出力するコントロール回路１、外部アドレ
ス信号Ａ０〜Ａｋを受けて内部アドレスを出力するアド
レスバッファ２、コントロール回路１から出力されるＣ
ＢＲ信号を受けて、セルフリフレッシュ信号ＳＥＬＦを
出力するセルフリフレッシュ回路１０、セルフリフレッ
シュ信号ＳＥＬＦに応じて、内部ロウアドレスストロー
ブ信号（内部ＲＡＳ）を発生する内部ＲＡＳ発生回路
４、およびセルフリフレッシュ信号ＳＥＬＦに応じて、
内部ロウアドレスを発生する内部アドレス発生回路５を
備える。
【００４６】コントロール回路１は、たとえば、外部ロ
ウアドレスストローブ信号／ＲＡＳ、外部コラムアドレ
スストローブ信号／ＣＡＳを受けて、内部ロウアドレス
ストローブ信号ＲＡＳ、内部コラムアドレスストローブ
信号ＣＡＳを出力する。コントロール回路１はさらに、
外部コラムアドレスストローブ信号／ＣＡＳを外部ロウ
アドレスストローブ信号／ＲＡＳより先に立下がるいわ
ゆる「ＣＢＲ条件」を検出すると、ＨレベルのＣＢＲ信
号を出力する。
【００４７】半導体集積回路１０００はさらに、通常動
作モードでは、アドレスバッファ２の出力する内部ロウ
アドレスを、セルフリフレッシュモードでは、内部アド
レス発生回路５の出力する内部ロウアドレスを出力する
マルチプレクサ６、行列状に配置される複数のメモリセ
ルと、複数の行に対して設けられる複数のワード線と、
複数の列に対して設けられる複数のビット線とを含むメ
モリセルアレイ７、コントロール回路１から出力される
内部ロウアドレスストローブ信号または内部ＲＡＳ発生
回路４から出力される内部ＲＡＳに応じて、マルチプレ
クサ６の出力に基づき、行の選択動作を実行するロウ系
制御回路８、およびコントロール回路１の制御に応じ
て、アドレスバッファ２から受ける内部コラムアドレス
に基づき列の選択、制御を行なうコラム系制御回路９を
備える。セルフリフレッシュモードでは、セルフリフレ
ッシュ周期で、メモリセルアレイ７の行が選択される。
【００４８】ここで、本発明の実施の形態１による半導
体集積回路のセルフリフレッシュモードにおける動作
を、図７に示すタイミングチャートを用いて説明する。
ＣＢＲ条件によりＣＢＲ信号がＨレベルに立上がると
（時刻ｔ０）、リングオシレータ１００から、周期Ｔ１
の発振信号φ１が出力される。これを受けて、倍周期カ
ウンタ１０１から、信号ｆ（０）〜ｆ（３）が出力され
る。この際、周期Ｔ１を１μｓとすると、信号ｆ（３）
の周期Ｔは、１６×Ｔ１＝１６μｓになる。
【００４９】倍周期カウンタ１０３は、信号ｆ（３）を
受けて、信号ｇ（０）およびｇ（１）を出力する。信号
ｇ（０）、ｇ（１）のそれぞれの周期は、２Ｔ、４Ｔで
ある。
【００５０】ＢＢＵＥ信号は、信号ｇ（０）およびｇ
（１）がＬレベルになると（時刻ｔ１）、Ｈレベルに立
上がる。すなわち、ＣＢＲ信号がＨレベルになってか
ら、（２ n−１）×Ｔ（ｎ＝２）で、ＢＢＵＥ信号がＨ
レベルになる。したがって、ＣＢＲ信号が立上がってか
らＢＢＵＥ信号がＨレベルになるまでのセルフイン期間
は、３Ｔになる。周期Ｔを１６μｓとすると、セルフイ
ン期間は、１６×３μｓになる。
【００５１】ＳＥＬＦ発生部１０２は、セルフリフレッ
シュ周期Ｔｓ（＝Ｔ）のパルス信号ＳＥＬＦ０を出力す
る。ＢＢＵＥ信号がＨレベルになると、セルフリフレッ
シュ周期Ｔｓのセルフリフレッシュ信号ＳＥＬＦが発生
する。
【００５２】リングオシレータ１００の動作は、ＣＢＲ
信号がＬレベルに立下がるまで（時刻ｔ２）継続され
る。ＢＢＵＥ発生部１０４は、ＣＢＲ信号がＬレベルに
立下がると、ＢＢＵＥ信号をＬレベルに立下げる。した
がって、セルフリフレッシュ回路１０から、時刻ｔ１〜
ｔ２の間に、周期Ｔｓのセルフリフレッシュ信号ＳＥＬ
Ｆが出力されることになる。これに基づき、内部ＲＡＳ
および内部アドレスが発生し、メモリセルアレイ７に対
するセルフリフレッシュ動作が行われる。
【００５３】このように、本発明の実施の形態１に係る
半導体集積回路によれば、セルフリフレッシュモードに
入るタイミング（セルフイン期間）を決定する回路と、
セルフリフレッシュ信号を発生する回路とで、リングオ
シレータを共有する。したがって、レイアウト面積が縮
小される。
【００５４】また、セルフイン期間を決定する回路と、
セルフリフレッシュ信号を発生する回路とで、カウンタ
の一部を共有する。したがって、倍周期カウンタ１０３
は、２ビットのカウント信号を出力すれば足りる。これ
により、さらにレイアウト面積が縮小される。
【００５５】なお、ＢＢＵＥ発生部１０４は、上記した
ものに限定されず、倍周期カウンタ１０１の出力信号と
倍周期カウンタ１０３の出力信号とを組合せることによ
り、ＢＢＵＥ信号を発生させるようにしてもよい。
【００５６】［実施の形態２］本発明の実施の形態２に
よるセルフリフレッシュ回路について説明する。本発明
の実施の形態２によるセルフリフレッシュ回路は、倍周
期カウンタ１０３に代わり、３ビットの倍周期カウンタ
２０３を、ＢＢＵＥ発生部１０４に代わり、ＢＢＵＥ発
生部２０４を用いる。
【００５７】図８に、３ビットの倍周期カウンタ２０３
の一例を示す。図８に示される回路は、フリップフロッ
プＦ０〜Ｆ２、およびインバータＩ０〜Ｉ２を含む。フ
リップフロップＦ０〜Ｆ２の出力端子ＯＵＴの信号Ｑ０
〜Ｑ２が、端子Ｑ０〜Ｑ２から外部に出力される。フリ
ップフロップＦ０〜Ｆ２のそれぞれの入力端子ＩＮに
は、信号Ｑ０〜Ｑ２を反転した信号ＺＱ０〜ＺＱ２が入
力される。端子ＱＩＮで受ける基本信号ＱＩＮは、フリ
ップフロップＦ０のクロック端子ＣＬＫに入力される。
フリップフロップＦ１のクロック端子ＣＬＫには、信号
Ｑ０が、フリップフロップＦ２のクロック端子ＣＬＫに
は、信号Ｑ１がそれぞれ入力される。
【００５８】倍周期カウンタ２０３に対し、端子ＱＩＮ
に倍周期カウンタ１０１の出力信号ｆ（３）を与える。
この際、倍周期カウンタ２０３の端子Ｑ０、Ｑ１、Ｑ２
から出力される信号を、ｇ（０）、ｇ（１）、ｇ（２）
と記す。
【００５９】ＢＢＵＥ発生部２０４は、図９に示される
ように、倍周期カウンタ２０３の出力信号ｇ（１）を反
転するインバータ１２５、倍周期カウンタ２０３の出力
信号ｇ（０）、ｇ（２）、およびインバータ１２５の出
力を受けるＮＯＲ回路１２６、ＮＯＲ回路１２２および
１２３で構成される回路１２１、ならびにＢＢＵＥ信号
を出力するインバータ１２４を含む。ＮＯＲ回路１２２
は、ＮＯＲ回路１２６の出力とＮＯＲ回路１２３の出力
とを入力に受ける。
【００６０】本発明の実施の形態２におけるセルフリフ
レッシュモードでの動作を、図１０に示すタイミングチ
ャートを用いて説明する。ＣＢＲ信号がＨレベルに立上
がると（時刻ｔ０）、倍周期カウンタ１０１から周期Ｔ
の信号ｆ（３）が出力される。倍周期カウンタ２０３か
らは、周期２Ｔの信号ｇ（０）、周期４Ｔの信号ｇ
（１）、および周期８Ｔの信号ｇ（２）が出力される。
【００６１】信号ｇ（０）およびｇ（２）がＬレベル、
かつ信号ｇ（１）がＨレベルになる時点（時刻ｔ１）
で、ＢＢＵＥ信号がＨレベルに立上がる。セルフイン期
間（時刻ｔ１〜ｔ０）は、５×Ｔになる。
【００６２】なお、ＢＢＵＥ信号がＨレベルになると、
セルフリフレッシュ周期Ｔｓ（＝Ｔ）のセルフリフレッ
シュ信号ＳＥＬＦが発生する。
【００６３】このように、本発明の実施の形態２に係る
セルフリフレッシュ回路によれば、レイアウト面積が縮
小されるとともに、ＢＢＵＥ発生部２０４において、カ
ウンタの出力とカウンタの出力を反転した信号とを絡め
ることにより、細かいタイミングでＢＢＵＥ信号を発生
することができる。なお、ＢＢＵＥ発生部２０４の構成
はこれに限定されず、倍周期カウンタ１０１の出力信号
をさらに組合せて、ＢＢＵＥ信号を発生させるようにし
てもよい。
【００６４】［実施の形態３］本発明の実施の形態３に
よるセルフリフレッシュ回路について説明する。本発明
の実施の形態３によるセルフリフレッシュ回路は、倍周
期カウンタ１０３に代わり、倍周期カウンタ２０３を、
ＢＢＵＥ発生部１０４に代わり、図１１に示されるＢＢ
ＵＥ発生部３０４を用いる。
【００６５】ＢＢＵＥ発生部３０４は、図１１に示され
るように、ＥＸＯＲ回路１３０、１３１および１３２、
ＮＯＲ回路１２６、ＮＯＲ回路１２２および１２３から
構成される回路１２１、ＢＢＵＥ信号を出力するインバ
ータ１２４、ならびに微調整回路１３５を含む。
【００６６】微調整回路１３５は、信号ｇ０（０）〜ｇ
０（２）を出力する。ＥＸＯＲ回路１３０は、倍周期カ
ウンタ２０３の出力信号ｇ（０）と微調整回路１３５の
出力信号ｇ０（０）とを受ける。ＥＸＯＲ回路１３１
は、倍周期カウンタ２０３の出力信号ｇ（１）と微調整
回路１３５の出力信号ｇ０（１）とを受ける。ＥＸＯＲ
回路１３２は、倍周期カウンタ２０３の出力信号ｇ
（２）と微調整回路１３５の出力信号ｇ０（２）とを受
ける。ＮＯＲ回路１２６はＥＸＯＲ回路１３０、１３１
および１３２のそれぞれの出力を受ける。
【００６７】微調整回路１３５は、図１２に示される回
路を含む。図１２に示される回路は、信号ｇ０（０）に
対応する回路である。なお、微調整回路１３５は、図１
２に示される構成を有し、信号ｇ０（１）を出力する回
路と、図１２に示される構成を有し、信号ｇ０（２）を
出力する回路とを含んでいる。
【００６８】図１２に示される回路は、ヒューズ１４
０、インバータ１４１および１４２、抵抗１４３、なら
びにＰＭＯＳトランジスタＰ３を含む。抵抗１４３は、
外部電源電圧ＥＸＴＶＣＣとノードＮ１との間に接続さ
れ、ヒューズ１４０は、接地電圧ＧＮＤとノードＮ１と
のの間に接続される。インバータ１４１は、ノードＮ１
の信号を反転する。インバータ１４２は、インバータ１
４１の出力を反転して信号ｇ０（０）を出力する。トラ
ンジスタＰ３は、外部電源電圧ＥＸＴＶＣＣと抵抗Ｒと
ノードＮ１との間に接続され、インバータ１４１の出力
に応じてオン状態になり、ノードＮ１の電圧を固定す
る。
【００６９】ヒューズ１４０をレーザブローすると、信
号ｇ０（０）はＨレベルになる。ヒューズ１４０をレー
ザブローしない場合には、信号ｇ０（０）はＬレベルに
なる。信号ｇ０（１）およびｇ０（２）のそれぞれも、
レーザーブローにより、Ｈレベルになる。
【００７０】図１１を参照して、ＥＸＯＲ回路１３０の
出力は、信号ｇ（０）およびｇ０（０）がＬレベル、ま
たは信号ｇ（０）およびｇ０（０）がＨレベルの場合に
Ｌレベルとなる。すなわち、倍周期カウンタの出力と対
応する微調整回路の出力とが同じ値であれば、Ｌレベル
の信号が出力される。
【００７１】たとえば、信号ｇ０（１）をＨレベル、信
号ｇ０（０）およびｇ０（２）をＬレベルに設定した場
合、ＢＢＵＥ発生部３０４は、ＢＢＵＥ発生部２０４と
同じタイミングでＢＢＵＥ信号を発生する。フューズの
ブロー位置を変えれば、ＢＢＵＥ発生部２０４と異なる
タイミングでＢＢＵＥ信号を発生することになる。
【００７２】このように、本発明の実施の形態３による
セルフリフレッシュ回路を用いた場合、レイアウト面積
が縮小されるとともに、ヒューズブローの位置を変更す
ることにより、ＢＢＵＥ信号の立上がりタイミングを容
易に設定することが可能になる。
【００７３】［実施の形態４］本発明の実施の形態４に
おけるセルフリフレッシュ回路について説明する。本発
明の実施の形態１〜３では、ＢＢＵＥ信号に対応する倍
周期カウンタに、基本周期を決定する基本信号として信
号ｆ（３）を入力した。これに対し、本発明の実施の形
態４によるセルフリフレッシュ回路では、倍周期カウン
タの基本周期を決定する信号を、たとえば、信号ｆ
（１）にする。
【００７４】一例として、倍周期カウンタ２０３に対
し、端子ＱＩＮに信号ｆ（１）を与える。信号ｆ（１）
の周期は、２×Ｔ１である。周期Ｔ１を１μｓとする
と、信号ｆ（１）の周期は、Ｔ１×４＝４μｓである。
【００７５】したがって、本発明の実施の形態１に係る
セルフリフレッシュ回路によれば、レイアウト面積が縮
小されるとともに、４μｓ×Ｎ（Ｎは、整数）の単位
で、ＢＢＵＥ信号の立上がりタイミングを設定できる。
【００７６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７７】
【発明の効果】請求項１に係る半導体集積回路によれ
ば、１のリングオシレータを用いて、セルフリフレッシ
ュ周期とセルフリフレッシュモードに入るタイミング
（セルフリフレッシュイン期間）とを決定することがで
きる。したがって、従来よりもレイアウト面積が縮小さ
れる。
【００７８】請求項２に係る半導体集積回路は、請求項
１に係る半導体集積回路であって、セルフリフレッシュ
周期を決定するためのカウンタ出力を基本信号として、
セルフリフレッシュイン期間を決定する。したがって、
従来よりも、セルフリフレッシュイン期間を決定するた
めのカウンタを小さくすることができる。
【００７９】請求項３に係る半導体集積回路は、請求項
２に係る半導体集積回路であって、セルフリフレッシュ
イン期間を、基本周期のＫ倍（Ｋは、２n以外の整数）
の値にすることができる。したがって、所望のタイミン
グで、セルフリフレッシュモードにエントリーするよう
に設定することができる。
【００８０】請求項４に係る半導体集積回路は、請求項
２に係る半導体集積回路であって、フューズとカウント
値とを組合せることにより、セルフリフレッシュイン期
間を、細かく設定することができる。したがって、所望
のタイミングで、セルフリフレッシュモードにエントリ
ーするように設定することができる。
【００８１】請求項５に係る半導体集積回路は、請求項
１に係る半導体集積回路であって、セルフリフレッシュ
イン期間を、セルフリフレッシュ周期の、Ｊ倍または
（Ｊ＋０．５）倍にすることができる（前記Ｊは、整
数）。したがって、所望のタイミングで、セルフリフレ
ッシュモードにエントリーするように設定することがで
きる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるセルフリフレッ
シュ回路１０の構成を示すブロック図である。
【図２】 倍周期カウンタ１０１の構成の一例を示す図
である。
【図３】 フリップフロップＦの構成を示す回路図であ
る。
【図４】 倍周期カウンタ１０３の構成の一例を示す図
である。
【図５】 ＢＢＵＥ発生部１０４の構成の一例を示す回
路図である。
【図６】 本発明の実施の形態１による半導体集積回路
１０００の構成の概要を示すブロック図である。
【図７】 本発明の実施の形態１による半導体集積回路
のセルフリフレッシュモードでの動作を説明するための
タイミングチャートである。
【図８】 倍周期カウンタ２０３の構成の一例を示す図
である。
【図９】 本発明の実施の形態２によるＢＢＵＥ発生部
２０４の構成の一例を示す回路図である。
【図１０】 本発明の実施の形態２によるセルフリフレ
ッシュモードでの動作を説明するためのタイミングチャ
ートである。
【図１１】 本発明の実施の形態３によるＢＢＵＥ発生
部３０４の構成の一例を示す回路図である。
【図１２】 微調整回路１３５の構成の一例を示す回路
図である。
【図１３】 従来のセルフリフレッシュ回路９００の構
成を示すブロック図である。
【図１４】 リングオシレータ９０３の構成を示す回路
図である。
【図１５】 ＢＢＵＥ発生部９０５の構成を示す回路図
である。
【図１６】 ＢＢＵＥ信号について説明するためのタイ
ミングチャートである。
【図１７】 リングオシレータ９０６の構成を示す回路
図である。
【図１８】 倍周期カウンタ９０７の動作について説明
するためのタイミングチャートである。
【図１９】 セルフリフレッシュモードにおける、従来
の半導体集積回路の動作について説明するためのタイミ
ングチャートである。
【符号の説明】
１ コントロール回路、２ アドレスバッファ、３ セ
ルフリフレッシュ回路、４ 内部ＲＡＳ発生回路、５
内部アドレス発生回路、６ マルチプレクサ、８ ロウ
系制御回路、７ メモリセルアレイ、９ コラム系制御
回路、１００リングオシレータ、１０１，１０３ 倍周
期カウンタ、１０２ ＳＥＬＦ発生部、１０４，２０
０，３００ ＢＢＵＥ発生部、１０５ インバータ、１
０６ ＮＡＮＤ回路、１０００ 半導体集積回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 セルフリフレッシュモードにおいて、前記メモリセルア
    レイの行を選択するセルフリフレッシュ周期を決定する
    セルフリフレッシュ信号を発生するセルフリフレッシュ
    回路とを備え、 前記セルフリフレッシュ回路は、 特定信号を受けて、発振信号を出力するリングオシレー
    タと、 前記発振信号を受けて、ｍビットのカウント信号（前記
    ｍは、自然数）を出力するカウンタと、 前記ｍビットのカウント信号に基づき、パルス信号を発
    生するパルス信号発生回路と、 前記カウンタの出力に応じて、前記特定信号が入力され
    てから所定期間の後にセルフイン信号を発生するセルフ
    イン信号発生回路と、 前記セルフイン信号に応答して、前記パルス信号に基づ
    き前記セルフリフレッシュ信号を発生する回路とを含
    む、半導体集積回路。
  2. 【請求項２】 前記セルフイン信号発生回路は、 前記ｍビットのカウント信号のうちいずれか１つを基本
    信号として、ｎビットのカウント信号（前記ｎは、自然
    数）を出力するセルフイン対応カウンタと、 前記ｎビットのカウント信号のうちの少なくとも１以上
    の信号に基づき、前記セルフイン信号を発生する発生回
    路とを含む、請求項１に記載の半導体集積回路。
  3. 【請求項３】 前記所定期間は、 前記セルフイン対応カウンタに入力される基本信号の周
    期の、Ｋ倍の値である（前記Ｋは、前記ｎに対して、２
    n以外の整数）、請求項２に記載の半導体集積回路。
  4. 【請求項４】 前記セルフイン信号発生回路は、 フューズを有し、Ｌビット（前記Ｌは、自然数）の調整
    信号を出力するタイミング調整回路をさらに含み、 前記Ｌビットの調整信号のそれぞれは、前記フューズの
    状態より個別に論理レベルが決定され、 前記発生回路は、 前記ｎビットのカウント信号と前記Ｌビットの調整信号
    との組合せに基づき、前記セルフイン信号を発生する、
    請求項２に記載の半導体集積回路。
  5. 【請求項５】 前記所定期間は、 実質的に、前記セルフリフレッシュ周期の、Ｊ倍または
    （Ｊ＋０．５）倍である（前記Ｊは、整数）、請求項１
    に記載の半導体集積回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759998B2 (en) 2006-01-30 2010-07-20 Elpida Memory, Inc. Timing adjustment circuit

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0200190D0 (en) * 2002-01-04 2002-02-20 Collinson & Co Ltd E Antenna housing
JP3705276B2 (ja) * 2003-04-21 2005-10-12 セイコーエプソン株式会社 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成
US6999368B2 (en) * 2003-05-27 2006-02-14 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and semiconductor integrated circuit device
US6862239B1 (en) * 2003-10-29 2005-03-01 Taiwan Semiconductor Manufacturing Company, Limited Circuit and method for self-refresh of DRAM cells through monitoring of cell leakage currents
US7035131B2 (en) * 2004-05-06 2006-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dynamic random access memory cell leakage current detector
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7177220B2 (en) * 2004-05-07 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory
US7235997B2 (en) * 2004-07-14 2007-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS leakage current meter
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7382117B2 (en) * 2005-06-17 2008-06-03 Advantest Corporation Delay circuit and test apparatus using delay element and buffer
KR100838375B1 (ko) * 2006-04-28 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100800146B1 (ko) * 2006-05-23 2008-02-01 주식회사 하이닉스반도체 셀프 리프레쉬 모드 시 티라스 조절 회로
KR100748460B1 (ko) * 2006-08-16 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 및 그 제어방법
KR100802074B1 (ko) 2006-09-08 2008-02-12 주식회사 하이닉스반도체 리프레쉬명령 생성회로를 포함하는 메모리장치 및리프레쉬명령 생성방법.
US7894289B2 (en) * 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
US7922509B2 (en) * 2007-06-15 2011-04-12 Tyco Electronics Corporation Surface mount electrical connector having insulated pin

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05217369A (ja) 1992-01-31 1993-08-27 Fujitsu Ltd 半導体記憶装置のリフレッシュタイマ
US5499213A (en) * 1992-06-29 1996-03-12 Fujitsu Limited Semiconductor memory device having self-refresh function
JPH06282985A (ja) * 1993-03-30 1994-10-07 Hitachi Ltd ダイナミック型ｒａｍ
JP2606669B2 (ja) * 1994-09-22 1997-05-07 日本電気株式会社 半導体記憶装置
JP3759648B2 (ja) * 1996-03-04 2006-03-29 株式会社ルネサステクノロジ 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759998B2 (en) 2006-01-30 2010-07-20 Elpida Memory, Inc. Timing adjustment circuit

Also Published As

Publication number Publication date
US20020000581A1 (en) 2002-01-03
US6404687B2 (en) 2002-06-11

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