KR100367742B1 - 지연회로 - Google Patents

Abstract

본 발명은 지연회로에 관한 것으로, 종래에는 입력신호의 상승에지 또는 하강에지를 선택적으로 지연시키는 것이 불가능하고, 고정된 저항과 커패시터 값에 따라 지연정도가 결정됨에 따라 지연정도를 변경시켜야 할 경우에는 추가적인 수정이 요구되어 사용이 번거로운 문제점이 있었다. 따라서, 본 발명은 사용자로부터 입력되는 제1저항값과 제1커패시터값을 디코딩하고 그 디코딩신호에 따라 저항 및 커패시터를 선택하여 입력신호의 지연정도를 다르게 출력하는 제1지연부와; 사용자로부터 입력되는 제2저항값과 제2커패시터값을 디코딩하고 그 디코딩신호에 따라 저항 및 커패시터를 선택하여 상기 제1지연부 출력신호의 지연정도를 다르게 출력하는 제2지연부와; 상기 제1,제2지연부의 출력신호를 오아조합하는 오아게이트와; 상기 제1,제2지연부의 출력신호를 앤드조합하는 앤드게이트와; 상기 제1,제2지연부의 출력신호와 오아게이트 및 앤드게이트의 출력신호를 입력받아 제1,제2선택신호에 따라 하나의 출력을 선택하여 출력신호로 출력하는 멀티플렉서로 구성된 지연회로를 제공함으로써, 사용자가 저항값과 커패시터값을 입력하여 지연정도를 조절함과 아울러 입력신호의 상승에지와 하강에지를 선택적으로 지연시킬 수 있게 되어 출력신호의 액티브 구간이 불량한 회로에 적용하여 원하는 출력신호로 간편하게 보상할 수 있는 효과가 있다.

Description

지연회로{DELAY CIRCUIT}

본 발명은 지연회로에 관한 것으로, 특히 출력신호의 상승에지(rising edge)와 하강에지(falling edge)를 선택적으로 지연시킴과 아울러 지연 정도를 사용자가 프로그램(program)할 수 있도록 한 지연회로에 관한 것이다.

종래의 지연회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래의 지연회로 구성도로서, 이에 도시한 바와같이 입력신호(IN)를 반전하는 인버터(INV1)와; 저항(R1)과 커패시터(C1)로 이루어져 상기 인버터(INV1)의 출력신호를 지연시키는 다수의 RC 지연부(1∼n)와; 상기 지연부(n)의 출력을 반전하여 지연된 출력신호(OUT)를 출력하는 인버터(INV2)로 구성된다.

상기한 바와같이 구성된 종래의 지연회로는 도2의 입출력 파형도에 도시한 바와같이 입력신호(IN)를 RC 지연부(1∼n)의 저항(R1)과 커패시터(C1) 값에 의해 소정의 시간동안 지연시켜 출력신호(OUT)로 출력한다.

그러나, 상기한 바와같은 종래의 지연회로는 입력신호의 상승에지 또는 하강에지를 선택적으로 지연시키는 것이 불가능하고, 고정된 저항과 커패시터 값에 따라 지연정도가 결정됨에 따라 지연정도를 변경시켜야 할 경우에는 추가적인 수정(revision)이 요구되어 사용이 번거로운 문제점이 있었다.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 출력신호의 상승에지와 하강에지를 선택적으로 지연시킴과 아울러 지연 정도를 사용자가 프로그램할 수 있는 지연회로를 제공하는데 있다.

도1은 종래의 지연회로도.

도2는 도1의 입출력 파형도.

도3은 본 발명의 일 실시예를 보인 회로구성도.

도4는 도3에 있어서, 제1지연부의 내부 블록구성도.

도5는 도3의 제1지연부에서 지연이 발생하지 않고, 제2지연부에서 제1시간 정도의 지연이 발생한 경우의 파형도.

도6은 도3의 제1지연부에서 제2시간 정도의 지연이 발생하고, 제2지연부에서 제3시간 정도의 지연이 발생한 경우의 파형도.

***도면의 주요부분에 대한 부호의 설명***

100,200:제1,제2지연부 OR11:오아게이트

AND11:앤드게이트 MUX11:멀티플렉서

IN:입력신호 OUT:출력신호

R-VAL1,R-VAL2:제1,제2저항값 C-VAL1,C-VAL2:제1,제2커패시터값

S0,S1:제1,제2선택신호

상기한 바와같은 본 발명의 목적을 달성하기 위한 지연회로는 사용자로부터 입력되는 제1저항값과 제1커패시터값에 따라 입력신호의 지연정도를 다르게 출력하는 제1지연부와; 사용자로부터 입력되는 제2저항값과 제2커패시터값에 따라 상기 제1지연부 출력신호의 지연정도를 다르게 출력하는 제2지연부와; 상기 제1,제2지연부의 출력신호를 오아조합하는 오아게이트와; 상기 제1,제2지연부의 출력신호를 앤드조합하는 앤드게이트와; 상기 제1,제2지연부의 출력신호와 오아게이트 및 앤드게이트의 출력신호를 입력받아 제1,제2선택신호에 따라 하나의 출력을 선택하여 출력신호로 출력하는 멀티플렉서를 구비하여 구성되는 것을 특징으로 한다.

이때, 상기 제1지연부는 사용자로부터 제1저항값을 입력받아 디코딩하는 제1디코더부 및 제1커패시터값을 입력받아 디코딩하는 제2디코더부와; 직렬접속된 다수의 저항과 병렬접속된 다수의 커패시터로 이루어져 입력신호를 지연시켜 출력하는 RC 지연부와; 상기 제1디코더부의 디코딩신호에 따라 도통 제어되어 상기 직렬접속된 다수의 저항으로부터 원하는 저항값을 추출하는 제1스위치부와; 상기 제2디코더부의 디코딩신호에 따라 도통 제어되어 상기 병렬접속된 다수의 커패시터로부터 원하는 커패시터값을 추출하는 제2스위치부로 구성되며, 상기 제2지연부는 제1지연부와 동일하게 구성되어 제1지연부의 출력신호를 입력신호로 인가받아 사용자로부터 입력되는 제2저항값과 제2커패시터값에 따라 지연정도를 다르게 출력한다.

상기한 바와같이 구성된 본 발명에 의한 지연회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명의 일 실시예를 보인 회로구성도로서, 이에 도시한 바와같이 사용자로부터 입력되는 제1저항값(R-VAL1)과 제1커패시터값(C-VAL1)에 따라 입력신호(IN)의 지연정도를 다르게 출력하는 제1지연부(100)와; 사용자로부터 입력되는 제1저항값(R-VAL2)과 제2커패시터값(C-VAL2)에 따라 상기 제1지연부(100) 출력신호의 지연정도를 다르게 출력하는 제2지연부(200)와; 상기 제1,제2지연부(100,200)의 출력신호를 오아조합하는 오아게이트(OR11)와; 상기 제1,제2지연부(100,200)의 출력신호를 앤드조합하는 앤드게이트(AND11)와; 상기 제1,제2지연부(100,200)의 출력신호와 오아게이트(OR11) 및 앤드게이트(AND11)의 출력신호를 입력받아 제1,제2선택신호(S0,S1)에 따라 하나의 출력을 선택하여 출력신호(OUT)로 출력하는 멀티플렉서(MUX11)로 구성된다.

그리고, 도4는 상기 제1지연부(100)의 내부 블록도로서, 이에 도시한 바와같이 사용자로부터 제1저항값(R-VAL1)을 입력받아 저장하는 제1레지스터(101) 및 제1커패시터값(C-VAL1)을 입력받아 저장하는 제2레지스터(102)와; 상기 제1,제2레지스터(101,102)에 저장된 값을 각각 디코딩하는 제1,제2디코더부(103,104)와; 직렬 접속된 다수의 저항(R101∼R10n)과 병렬 접속된 다수의 커패시터(C101∼C10n)로 이루어져 입력신호(IN)를 지연시켜 출력하는 RC 지연부(105)와; 상기 제1디코더부(103)의 디코딩신호에 도통 제어되어 상기 직렬접속된 다수의 저항(R101∼R10n)으로부터 원하는 저항값을 추출하는 제1스위치부(106)와; 상기 제2디코더부(104)의 디코딩신호에 따라 도통 제어되어 상기 병렬접속된 다수의 커패시터(C101∼C10n)로부터 원하는 커패시터값을 추출하는 제2스위치부(107)로 구성되며, 상기 제2지연부(200)는 제1지연부(100)와 동일하게 구성되어 제1지연부(100)의 출력신호를 입력신호로 인가받아 사용자로부터 입력되는 제2저항값(R-VAL2)과 제2커패시터값(C-VAL2)에 따라 지연정도를 다르게 출력한다.

이하, 상기한 바와같은 본 발명에 의한 지연회로의 동작을 상세히 설명한다.

먼저, 사용자가 제1지연부(100)의 제1,제2레지스터(101,102)에 제1저항값(R-VAL1)과 제1커패시터값(C-VAL1)을 인가하여 저장하면, 제1,제2디코더부(103,104)가 상기 제1,제2레지스터(101,102)에 저장된 값을 디코딩한다.

상기 제1,제2디코더부(103,104)의 디코딩신호는 제1,제2스위치부(106,107)에 입력되어 전송게이트(TG101∼TG10n),(TG201∼TG20n)를 선택적으로 도통 또는 차단시킴으로써, RC 지연부(105)의 직렬접속된 저항(R101∼R10n) 및 병렬접속된 커패시터(C101∼C10n)가 실제적으로 접속되는 갯수를 선택함에 따라 입력신호(IN)의 지연정도를 결정하여 출력한다.

마찬가지로, 제2지연부(200)는 사용자로부터 제2저항값(R-VAL2)과 제2커패시터값(C-VAL2)을 입력받아 상기 제1지연부(100)의 출력신호를 지연하여 출력한다.

상기한 바와같은 제1,제2지연부(100,200)의 출력신호는 오아게이트(OR11)와 앤드게이트(AND11)를 통해 각각 오아조합과 앤드조합된다.

또한, 제1,제2지연부(100,200)의 출력신호와 오아게이트(OR11) 및 앤드게이트(AND11)의 출력신호는 멀티플렉서(MUX11)에 입력되어 제1,제2선택신호(S0,S1)에의해 하나의 신호가 선택되어 출력신호(OUT)로 출력된다.

따라서, 사용자가 제1지연부(100)에서 지연이 발생하지 않도록 제1저항값(R-VAL1)과 제1커패시터값(C-VAL1)을 인가함과 아울러 제2지연부(200)에서 제1시간 정도의 지연이 발생하도록 제2저항값(R-VAL2)과 제2커패시터값(C-VAL2)을 인가하면, 도5의 파형도에 도시한 바와같이 앤드게이트(AND11)는 입력신호(IN)의 상승에지만이 제1시간 정도 지연된 출력신호를 출력하며, 오아게이트(OR11)는 입력신호(IN)의 하강에지만이 제1시간 정도 지연된 출력신호를 출력한다.

한편, 사용자가 제1지연부(100)에서 제2시간 정도의 지연이 발생하도록 제1저항값(R-VAL1)과 제1커패시터값(C-VAL1)을 인가함과 아울러 제2지연부(200)에서 제3시간 정도의 지연이 발생하도록 제2저항값(R-VAL2)과 제2커패시터값(C-VAL2)을 인가하면, 도6의 파형도에 도시한 바와같이 앤드게이트(AND11)는 제2시간 정도의 지연이 발생한 제1지연부(100) 출력신호의 상승에지만이 다시 제3시간 정도 지연된 출력신호를 출력하며, 오아게이트(OR11)는 제2시간 정도의 지연이 발생한 제1지연부(100) 출력신호의 하강에지만이 다시 제3시간 정도 지연된 출력신호를 출력한다.

상기한 바와같은 본 발명에 의한 지연회로는 사용자가 저항값과 커패시터값을 입력하여 지연정도를 조절함과 아울러 입력신호의 상승에지와 하강에지를 선택적으로 지연시킬 수 있게 되어 출력신호의 액티브(active) 구간이 불량한 회로에 적용하여 원하는 출력신호로 간편하게 보상할 수 있는 효과가 있다.

Claims (2)

1. 사용자로부터 입력되는 제1저항값과 제1커패시터값을 디코딩하고 그 디코딩신호에 따라 저항 및 커패시터를 선택하여 입력신호의 지연정도를 다르게 출력하는 제1지연부와; 사용자로부터 입력되는 제2저항값과 제2커패시터값을 디코딩하고 그 디코딩신호에 따라 저항 및 커패시터를 선택하여 상기 제1지연부 출력신호의 지연정도를 다르게 출력하는 제2지연부와; 상기 제1,제2지연부의 출력신호를 오아조합하는 오아게이트와; 상기 제1,제2지연부의 출력신호를 앤드조합하는 앤드게이트와; 상기 제1,제2지연부의 출력신호와 오아게이트 및 앤드게이트의 출력신호를 입력받아 제1,제2선택신호에 따라 하나의 출력을 선택하여 지연된 출력신호로 출력하는 멀티플렉서를 구비하여 구성된 것을 특징으로 하는 지연회로.
2. 제 1 항에 있어서, 상기 제1지연부는 사용자로부터 제1저항값을 입력받아 디코딩하는 제1디코더부 및 제1커패시터값을 입력받아 디코딩하는 제2디코더부와; 직렬접속된 다수의 저항과 병렬접속된 다수의 커패시터로 이루어져 입력신호를 지연시켜 출력하는 RC 지연부와; 상기 제1디코더부의 디코딩신호에 도통 제어되어 상기 직렬접속된 다수의 저항으로부터 원하는 저항값을 추출하는 제1스위치부와; 상기 제2디코더부의 디코딩신호에 따라 도통 제어되어 상기 병렬접속된 다수의 커패시터로부터 원하는 커패시터값을 추출하는 제2스위치부로 구성된 것을 특징으로 하는 지연회로.