KR100829454B1

KR100829454B1 - Ｐｌｌ 회로의 전압 제어 발진기 및 그 제어 방법

Info

Publication number: KR100829454B1
Application number: KR1020060088816A
Authority: KR
Inventors: 김용주; 박근우; 김종운; 송희웅; 오익수; 김형수; 황태진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-09-14
Filing date: 2006-09-14
Publication date: 2008-05-15
Also published as: KR20080024567A

Abstract

본 발명의 PLL 회로의 전압 제어 발진기는, 직렬 연결된 복수 개의 지연기를 구비하여 제어 전압에 대응되는 출력 클럭을 생성하는 클럭 생성부; 및 각각 복수 개의 스위칭 제어 신호를 입력 받고, 상기 복수 개의 스위칭 제어 신호의 인에이블 개수에 따라 상기 클럭 생성부의 각 지연기의 출력 신호의 지연량을 단계적으로 조정하는 복수 개의 트리밍부;를 포함하는 것을 특징으로 한다.

PLL 회로, 전압 제어 발진기, 지연

Description

ＰＬＬ 회로의 전압 제어 발진기 및 그 제어 방법{Voltage Controlled Oscillator in PLL Circuit and Method for Controlling the Same}

도 1은 종래의 기술에 따른 PLL 회로의 구성을 나타낸 블록도,

도 2는 본 발명에 따른 PLL 회로의 전압 제어 발진기의 구성도,

도 3은 도 2에 도시한 트리밍부의 상세 구성도이다.

<도면의 주요 부분에 대한 부호 설명>

10 : 위상 검출기 20 : 루프 필터

30/50 : 전압 제어 발진기 40 : 클럭 분주기

510 : 클럭 생성부 520 : 제어부

530 : 트리밍부

본 발명은 PLL(Phase Locked Loop) 회로의 전압 제어 발진기에 관한 것으로, 보다 상세하게는 출력 클럭의 주파수 제어가 가능한 PLL 회로의 전압 제어 발진기에 관한 것이다.

반도체 메모리 장치가 점점 더 고속화 되어 가는 추세에 따라 외부 클럭의 주파수가 점점 더 높아지고 있고, 그에 따라 내부 클럭의 주파수 또한 높아지고 있다. 따라서 종래 기술에 따라 DLL 회로를 사용하는 반도체 메모리 장치에서는 클럭에 동기시켜 데이터를 입출력하는 동작이 불안정해지게 된다. 특히 그래픽 메모리 등의 고속 동작을 요하는 반도체 메모리 장치에서는 클럭에 의해 생성되는 데이터 스트로빙 신호와 데이터와의 타이밍 마진이 감소하므로 데이터 입력 동작에 대한 신뢰도가 떨어진다.

따라서 고속으로 동작하는 반도체 메모리 장치에서는 PLL 회로를 사용하여 데이터 입력 동작을 수행함으로써 데이터 입력 동작을 안정화시키고자 하는 기술이 도입되었다. 이러한 기술이 적용되는 반도체 메모리 장치는 PLL 회로를 이용하여 클럭과 입력 데이터와의 타이밍을 비교하여 그 위상 차이를 판별하며, 클럭에 대해 데이터의 위상을 제어하여 클럭과 데이터를 동기시킴으로써 데이터 입력 동작에 대한 신뢰도를 향상시킨다.

이하, 종래의 기술에 따른 PLL 회로를 도 1을 참조하여 설명하면 다음과 같다.

도 1은 종래의 기술에 따른 PLL 회로의 구성을 나타낸 블록도이다.

도시한 바와 같이, PLL 회로는 입력 클럭(clk_in)과 피드백 클럭(clk_fb)의 위상을 비교하여 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 위상 검출기(10), 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 입력에 대응하여 전압을 펌핑하고 펌핑된 전압의 노이즈 성분을 제거하여 제어 전 압(Vctrl)을 출력하는 루프 필터(20), 상기 제어 전압(Vctrl)을 입력 받아 출력 클럭(clk_out)을 발진시키는 전압 제어 발진기(30) 및 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성하는 클럭 분주기(40)로 구성된다.

상기 위상 검출기(10)는 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상이 같아지면 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 모두 인에이블 시켜 출력한다. 그리고 상기 루프 필터(20)는 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 입력에 대응되는 레벨의 상기 제어 전압(Vctrl)을 출력한다. 이후 상기 전압 제어 발진기(30)는 상기 루프 필터(20)로부터 전달되는 상기 제어 전압(Vctrl)에 대응하여 상기 출력 클럭(clk_out)을 발진시키는 동작을 수행한다. 그리고 상기 클럭 분주기(40)는 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성한다.

이 때 상기 전압 제어 발진기(30)로부터 출력되는 상기 출력 클럭(clk_out)은 상기 제어 전압(Vctrl)의 전위에 따라 설정된 범위 내에서 안정적인 주파수를 가져야만 한다. 그러나 상기 전압 제어 발진기(30) 내부에 노이즈(Noise)가 발생하기 때문에 기 설정된 안정적인 주파수의 출력 클럭(clk_out)을 얻기는 쉽지 않다. 반도체 집적 회로의 공정의 특성상 이와 같은 부작용은 빈번하게 발생하고 있다. 그러나 종래의 기술은 기술적 한계로 인해 전압 제어 발진기에서 출력되는 클럭의 주파수가 기 설정된 범위를 벗어나는 부작용을 해결하지 못하였고, 이에 따라 PLL 회로의 동작의 안정성이 저하되었다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 복수 개의 지연기의 사이에 스위치와 캐패시터를 구비하여 각 지연기의 지연량을 제어함으로써 출력 클럭의 주파수를 인위적으로 제어 가능하도록 하는 PLL 회로의 전압 제어 발진기 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 PLL 회로의 전압 제어 발진기는, 직렬 연결된 복수 개의 지연기를 구비하여 제어 전압에 대응되는 출력 클럭을 생성하는 클럭 생성부; 및 각각 복수 개의 스위칭 제어 신호를 입력 받고, 상기 복수 개의 스위칭 제어 신호의 인에이블 개수에 따라 상기 클럭 생성부의 각 지연기의 출력 신호의 지연량을 단계적으로 조정하는 복수 개의 트리밍부;를 포함하는 것을 특징으로 한다.

또한 본 발명의 PLL 회로의 전압 제어 발진기의 제어 방법은, a) 지연 제어 신호를 디코딩하여 복수 개의 스위칭 제어 신호를 생성하는 단계; 및 b) 제어 전압의 전위와 상기 복수 개의 스위칭 제어 신호의 인에이블 개수에 대응하여 복수 개의 지연기 각각의 출력 신호의 지연량을 단계적으로 제어하여 출력 클럭을 생성하는 단계;를 포함하는 것을 특징으로 한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 2는 본 발명에 따른 PLL 회로의 전압 제어 발진기의 구성도이다.

도시한 바와 같이, 상기 전압 제어 발진기(50)는 직렬 연결된 복수 개의 지연기(DLY)를 구비하여 제어 전압(Vctrl)에 대응되는 출력 클럭(clk_out)을 생성하는 클럭 생성부(510), 복수 개의 지연 제어 신호(dlc<1:n>)에 대응되는 복수 개의 스위칭 제어 신호(swc<1:m>)를 생성하는 제어부(520) 및 상기 복수 개의 스위칭 제어 신호(swc<1:m>)의 입력에 대응하여 상기 클럭 생성부(510)의 각 지연기(DLY)의 출력 신호의 지연량을 미세 조정하는 복수 개의 트리밍부(530)로 구성된다.

여기에서 상기 지연기(DLY)는 차동 증폭기 및 인버터 등으로 구현 가능하다. 상기 클럭 생성부(510)는 상기 제어 전압(Vctrl)과 피드백 되는 상기 클럭 생성부(510)의 출력 신호, 즉, 상기 출력 클럭(clk_out)의 전위에 따라 상기 출력 클럭(clk_out)의 파형을 제어하며, 상기 출력 클럭(clk_out)의 주파수는 상기 제어 전압(Vctrl)의 전위에 대응된다.

그리고 상기 복수 개의 지연 제어 신호(dlc<1:n>)는 퓨즈 회로 및 레지스터 회로 등의 회로로부터 전달되는 신호로서, 인위적으로 제어 가능한 신호이다. 상기 제어부(520)는 일반적인 디코더의 구성으로 구현 가능하며, 이와 같이 생성되는 상기 스위칭 제어 신호(swc<1:m>)의 개수는 상기 지연 제어 신호(dlc<1:n>)의 개수보다 더 많다.

상기 트리밍부(530)는 상기 복수 개의 스위칭 제어 신호(swc<1:m>) 중 인에이블 된 스위칭 제어 신호(swc<1:n>)의 개수만큼 상기 클럭 생성부(510)의 각 지연기(DLY)의 출력 신호를 추가적으로 지연시킨다. 바람직하게는, 상기 트리밍부(530)는 상기 클럭 생성부(510)의 각 지연기(DLY)의 개수만큼 구비된다.

도 3은 도 2에 도시한 트리밍부의 상세 구성도로서, 복수 개의 트리밍부는 모두 같은 형태로 구성되므로, 하나의 트리밍부만을 나타낸 것이다.

도시한 바와 같이, 상기 트리밍부(530)는 접지단과 연결되는 복수 개의 캐패시터(CAP) 및 상기 복수 개의 스위칭 제어 신호(swc<1:m>)가 각각 입력되며 인에이블 된 스위칭 제어 신호(swc<1:m>)에 대응하여 상기 클럭 생성부(510)의 임의의 지연기(DLY)의 출력단과 상기 복수 개의 캐패시터(CAP)를 각각 연결하는 스위칭 소자로 구성된다.

여기에서 상기 스위칭 소자는 게이트 단에 하나의 스위칭 제어 신호(swc<i>)가 입력되는 NMOS 트랜지스터(NTR)로 구현 가능하다.

설계자가 상기 복수 개의 지연 제어 신호(dlc<1:n>)를 인위적으로 입력하면, 상기 제어부(520)는 기 설정된 대로 상기 복수 개의 지연 제어 신호(dlc<1:n>)를 디코딩하여 상기 복수 개의 스위칭 제어 신호(swc<1:m>)를 생성한다. 이 때 상기 복수 개의 스위칭 제어 신호(swc<1:m>) 중 하이 레벨(High Level)로 인에이블 된 스위칭 제어 신호(swc<1:m>)는 상기 스위칭 소자, 즉, 상기 NMOS 트랜지스터(NTR)를 턴 온(Turn On) 시키고, 이에 따라 상기 지연기(DLY)의 출력단과 상기 캐패시터(CAP)가 연결되어 상기 지연기(DLY)의 출력 신호에 미세한 지연 시간이 추가적으로 부여된다.

이와 같은 구성에 의해 설계자는 PLL 회로에 대한 테스트 결과 상기 출력 클럭(clk_out)의 주파수가 기 설정된 범위를 벗어나게 되면, 상기 복수 개의 지연 제어 신호(dlc<1:n>)를 입력하여 상기 지연기(DLY)의 각 지연 시간을 미세 조정할 수 있게 되고, 이에 따라 상기 출력 클럭(clk_out)의 주파수를 조정할 수 있게 된다. 따라서 상기 전압 제어 발진기(30) 내부에 노이즈 및 여러 가지 요인에 의해 오동작이 발생하여도 인위적으로 출력 클럭의 주파수를 제어하여 PLL 회로의 클럭의 위상 고정 동작의 안정성을 향상시킬 수 있게 된다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

이상에서 설명한 본 발명의 PLL 회로의 전압 제어 발진기 및 그 제어 방법은, 복수 개의 지연기의 사이에 스위치와 캐패시터를 구비하여 각 지연기의 지연량을 제어함으로써 출력 클럭의 주파수를 인위적으로 제어 가능하도록 하는 효과가 있다.

Claims

직렬 연결된 복수 개의 지연기를 구비하여 제어 전압에 대응되는 출력 클럭을 생성하는 클럭 생성부; 및

각각 복수 개의 스위칭 제어 신호를 입력 받고, 상기 복수 개의 스위칭 제어 신호의 인에이블 개수에 따라 상기 클럭 생성부의 각 지연기의 출력 신호의 지연량을 단계적으로 조정하는 복수 개의 트리밍부;

를 포함하는 것을 특징으로 하는 PLL 회로의 전압 제어 발진기.
삭제
제 1 항에 있어서,

상기 트리밍부는 상기 복수 개의 스위칭 제어 신호의 인에이블 개수가 증가할수록 상기 지연기의 출력 신호의 지연 시간을 증가시키는 것을 특징으로 하는 PLL 회로의 전압 제어 발진기.
제 3 항에 있어서,

상기 트리밍부는,

접지단과 연결되는 캐패시터; 및

상기 스위칭 제어 신호가 인에이블 되면 상기 지연기의 출력단과 상기 캐패시터를 각각 연결하는 스위칭 소자;

를 포함하는 것을 특징으로 하는 PLL 회로의 전압 제어 발진기.
제 1 항에 있어서,

지연 제어 신호를 디코딩하여 상기 복수 개의 스위칭 제어 신호를 생성하는 제어부를 추가로 포함하는 것을 특징으로 하는 PLL 회로의 전압 제어 발진기.
a) 지연 제어 신호를 디코딩하여 복수 개의 스위칭 제어 신호를 생성하는 단계; 및

b) 제어 전압의 전위와 상기 복수 개의 스위칭 제어 신호의 인에이블 개수에 대응하여 복수 개의 지연기 각각의 출력 신호의 지연량을 단계적으로 제어하여 출력 클럭을 생성하는 단계;

를 포함하는 것을 특징으로 하는 PLL 회로의 전압 제어 발진기의 제어 방법.
제 6 항에 있어서,

상기 지연 제어 신호는 퓨즈 회로 또는 레지스터 회로로부터 전달되는 신호인 것을 특징으로 하는 PLL 회로의 전압 제어 발진기의 제어 방법.
제 7 항에 있어서,

상기 b) 단계는 상기 복수 개의 스위칭 제어 신호의 인에이블 개수가 증가할수록 상기 지연기의 출력 신호의 지연 시간을 증가시키는 것을 특징으로 하는 PLL 회로의 전압 제어 발진기의 제어 방법.
제 8 항에 있어서,

상기 b) 단계는 상기 복수 개의 스위칭 제어 신호 중 어느 하나가 인에이블 되면 상기 지연기의 출력단과 어느 하나의 캐패시터를 연결하는 단계인 것을 특징으로 하는 PLL 회로의 전압 제어 발진기의 제어 방법.
제 5 항에 있어서,

상기 지연 제어 신호는 퓨즈 회로 또는 레지스터 회로로부터 전달되는 신호인 것을 특징으로 하는 PLL 회로의 전압 제어 발진기.