JPH07312591A - クロック位相制御回路 - Google Patents
クロック位相制御回路Info
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- JPH07312591A JPH07312591A JP6103588A JP10358894A JPH07312591A JP H07312591 A JPH07312591 A JP H07312591A JP 6103588 A JP6103588 A JP 6103588A JP 10358894 A JP10358894 A JP 10358894A JP H07312591 A JPH07312591 A JP H07312591A
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- delay
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
とデータ信号との位相調整が容易なクロック位相制御回
路を提供する。 【構成】 N個の遅延手段105ないし107と、第1
の選択手段108と、パターン発生手段103と、第2
の選択手段101と、記憶手段102と、判定手段10
4と、遅延量決定手段109と、遅延量選択信号発生手
段111と、第3の選択手段110とを有する。第1の
選択手段108は、第3の選択手段110から出力され
る遅延量選択信号23によってN個の遅延手段105な
いし107のうちの1つを選択することができる。第2
の選択手段101は、位相決定制御信号12によってデ
ータ信号10および13のうちの1つを選択することが
できる。第3の選択手段110は、位相決定制御信号1
2によって遅延量選択信号17および18のうちの1つ
を選択することができる。
Description
際のクロック信号によるデータ信号のリタイミングに関
し、特にデータ信号とクロック信号との位相関係の調整
に関する。
イミングする場合、リタイミングする論理回路のタイミ
ング仕様、すなわちデータホールド時間やデータセット
アップ時間からクロック信号とデータ信号との間の位相
差を計算し、それらの位相差にマージンを加えてデータ
信号とクロック信号との間の位相差を決定していた。そ
の後LSI設計時に、決定した位相差に基づいてデータ
信号線やクロック信号線に固定的な遅延素子を追加して
いた。
回路を実際に使用する際に、外部に遅延線を挿入して再
調整する(データ信号とクロック信号との位相差をシン
クロスコープ等の測定器で測定し、調整する)という方
法もあった。
信号が高速になると、リタイミングする論理回路中の素
子のタイミング仕様、すなわちデータホールド時間、デ
ータセットアップ時間、立ち上がり時間等のばらつきや
回路配線長を考慮しなければならず、マージンを十分取
った設計が困難になり、遅延回路を遅延調整用に付加
し、遅延回路の定数を1点ずつ調整する必要が生じる場
合もある。
論理的処理の際に、クロック信号とデータ信号との位相
調整が容易なクロック位相制御回路を提供することを目
的とする。
御回路は、入力データ信号がクロック信号によってリタ
イミングされる論理回路であり、前記クロック信号をあ
らかじめ定められたN種類の遅延量によって遅延させ
て、N種類の遅延クロック信号として出力するN個の遅
延手段と、前記N種類の遅延クロック信号を入力し、該
N種類の遅延クロック信号のうちの1つを選択し、選択
クロック信号として出力する第1の選択手段と、あらか
じめ定められている検査データ信号を発生するパターン
発生手段と、前記入力データ信号と前記検査データ信号
とを入力し、該入力データ信号と該検査データ信号のう
ちの1つのデータ信号を選択し、選択データ信号として
出力する第2の選択手段と、前記選択データ信号をデー
タ信号として入力し、前記選択クロック信号をクロック
信号として入力し、該クロック信号によって該データ信
号をリタイミングして出力データ信号として出力する記
憶手段と、前記出力データ信号と前記検査データ信号と
の位相が一致しているかを判定し、該判定をすべての前
記N種類の遅延量について行う判定手段と、前記判定手
段における前記N種類の遅延量についての判定結果から
最適な遅延量を決定し、決定遅延量選択信号を出力する
遅延量決定手段と、あらかじめ定められている手順によ
って、前記N種類の遅延量のうちの1つを試験遅延量と
して選択する信号を、試験遅延量選択信号として発生す
る遅延量選択信号発生手段と、前記試験遅延量選択信号
と前記決定遅延量選択信号とを入力し、該試験遅延量選
択信号と該決定遅延量選択信号のうちの1つの遅延量選
択信号を選択し、前記第1の選択手段に入力する第3の
選択手段とを有する。
記第1の選択手段が、前記第3の選択手段から出力され
る前記遅延量選択信号によって前記N個の遅延手段のう
ちの1つを選択することができる。
記第2の選択手段が、位相決定制御信号によって前記デ
ータ信号のうちの1つを選択することができる。
記第3の選択手段が、前記位相決定制御信号によって前
記遅延量選択信号のうちの1つを選択することができ
る。
記記憶手段がフリップフロップを備えることができる。
号をリタイミングして出力し、検査データ信号と出力デ
ータ信号との位相が一致しているかを判定し、判定結果
から遅延量決定手段において最適な遅延量を決定し、決
定遅延量に基づいて第1の選択手段から出力された選択
クロック信号によって、入力データ信号がリタイミング
されるので、論理回路の設計の際に素子のタイミング仕
様のばらつきや回路配線長を考慮してマージンを取る必
要がなく、また遅延調整用の遅延回路を論理回路に付加
する必要がなくなる。
によって最適位相決定のための検査データ信号と入力デ
ータ信号とのうちの1つを選択し、第3の選択手段が位
相決定制御信号によって試験遅延量選択信号と決定遅延
量選択信号とのうちの1つを選択するので、位相決定制
御信号の切り換えによって、遅延量の検査とデータのリ
タイミングとを同じ回路構成で行うことができる。
て説明する。図1は本発明の一実施例のブロック図であ
る。
入力端子Aからは入力データ信号10が入力され、選択
回路101に入力される。検査パターン発生回路103
からは検査データ信号列13が発生され、選択回路10
1に入力される。位相決定制御信号入力端子Cからは位
相決定制御信号12が入力され、選択回路101と選択
回路110に入力される。位相決定制御信号12は位相
決定を行うときアクティブにする信号で、位相決定制御
信号12がアクティブのとき、選択回路101は検査デ
ータ信号列13を選択し、選択回路110は試験遅延量
選択信号18を選択する。また、位相決定制御信号12
が非アクティブのとき、選択回路101は入力データ信
号10を選択し、選択回路110は決定遅延量選択信号
17を選択する。
号10と検査データ信号列13とのうち、位相決定制御
信号12によって選択された信号が選択データ信号14
として出力され、フリップフロップ102に入力され
る。フリップフロップ102からは出力データ信号15
がデータ信号出力端子Dに出力され、かつ、判定回路1
04に入力される。判定回路104においては、フリッ
プフロップ102の出力データ信号15について、エラ
ーの有無が判定され、判定結果16として出力され、遅
延量決定回路109に入力される。遅延量決定回路10
9からは決定遅延量選択信号17が出力され、選択回路
110に入力される。遅延量選択信号発生回路111か
らは試験遅延量選択信号18が出力され、選択回路11
0に入力される。選択回路110においては、決定遅延
量選択信号17と試験遅延量選択信号18のうち、位相
決定制御信号12によって選択された信号が遅延量選択
信号23として出力され、選択回路108に入力され
る。
クロック信号11が入力され、遅延1回路105、遅延
2回路106、‥‥‥、遅延N回路107に入力され
る。ここで、遅延回路は1からN(Nは自然数)までの
N個ある。遅延1回路105からは遅延1クロック19
が出力され、遅延2回路106からは遅延2クロック2
0が出力され、‥‥‥、遅延N回路107からは遅延N
クロック21が出力され、共に選択回路108に入力さ
れる。選択回路108からは選択クロック信号22がク
ロック信号出力端子Eに出力され、かつ、フリップフロ
ップ102に入力される。
定する動作について説明する。位相決定制御信号12を
アクティブにして、検査データ信号列13と試験遅延量
選択信号18とを選択する。クロック信号入力端子Bか
ら入力された入力クロック信号11に対しては、遅延1
回路105、遅延2回路106、‥‥‥、遅延N回路1
07で遅延が付加される。本発明では説明を簡単化する
ためN=8、遅延回路それぞれの遅延量はクロック信号
の周期をMとして遅延1回路はM/8、遅延2回路は2
×(M/8)、遅延3回路は3×(M/8)、‥‥‥、
遅延8回路は8×(M/8)とする。
路111から試験遅延量選択信号18として遅延1クロ
ック19を選択する信号を出力し、選択回路108は選
択クロック信号22として遅延1クロック19を出力す
る。一方、検査パターン発生回路103からは検査用の
データ信号として検査データ信号列13を発生する。検
査データ信号列13はPNパターン、0/1の交番パタ
ーン等が可能であるが、本発明ではPNパターンとす
る。検査データ信号列13はフリップフロップ102に
おいて遅延1クロック19でリタイミングされる。リタ
イミングされた出力データ信号15は、判定回路104
において入力された検査データ信号列13(PNパター
ン)がエラーなくリタイミングされているかが判定され
る。判定結果16は遅延量決定回路109に第1回目の
検査結果、すなわち遅延1クロック19における判定結
果として入力される。
ック20を選択して第1回目と同様の検査をおこない、
検査データ信号列13(PNパターン)がエラーなくリ
タイミングされているかを判定する。これを、遅延8ク
ロック21(第8回目の検査)まで繰り返す。
ミングチャート例であり、遅延1クロック19から遅延
8クロック21までの判定結果の例を示す。この判定結
果によって、遅延量決定回路109で最適な遅延量を推
定する。表1および表2は、説明の簡単化のための遅延
量決定回路の動作表である。表1は遅延量決定の具体例
であり、表2は遅延量決定回路109中の遅延量決定テ
ーブルである。
19と遅延8クロック21でエラーがあり、遅延2クロ
ック20から遅延7クロックまでエラーがないと判定し
た場合は、表2のテーブルaと一致するので、表1に示
すように最適クロック信号として遅延4クロックを選択
し、決定遅延量選択信号17として出力する。表2の各
テーブルは、遅延量とエラーの有無との関係から最適な
遅延量を決定したものである。
信号が入力される動作を説明する。第8回目までの検査
が終了してエラーの有無が判定され、遅延量決定回路1
09で最適な遅延量が決定されると、位相決定制御信号
12を非アクティブにして、入力データ信号10と決定
遅延量選択信号17を選択する。
力端子Aから入力された入力データ信号10が選択さ
れ、選択データ信号14としてフリップフロップ102
に入力される。クロック信号入力端子Bから入力された
入力クロック信号11は、N個の遅延回路105、10
6、‥‥‥、107においてN種類の遅延が付加され、
それぞれ選択回路108に入力される。
択信号17が選択され、遅延量選択信号23として選択
回路108に入力される。選択回路108においては、
入力されたN種類の遅延が付加された遅延クロック1
9、20、‥‥‥、21のうちから、遅延量選択信号2
3によって最適なクロックが選択され、選択クロック信
号22としてフリップフロップ102に入力され、か
つ、クロック信号出力端子Eに出力される。
データ信号14(入力データ信号10)を選択クロック
信号22(入力クロック信号11に遅延を付加したも
の)によってリタイミングし、出力データ信号15をデ
ータ信号出力端子Dに出力する。
路109で得られた決定遅延量から入力データ信号に対
する入力クロック信号の最適位相が自動的に選択され、
入力データ信号に応じた、エラーのない出力データ信号
が出力される。
ロック信号の種類を8種類とし、検査データ信号列とし
てPNパターンを用い、遅延量決定回路の最適位相決定
方法として表2のテーブルを示したが、本発明はこれら
の数値、方法に限定されるものではない。
果を有する。
検査データ信号をリタイミングして出力し、検査データ
信号と出力データ信号との位相が一致しているかを判定
し、判定結果から遅延量決定手段において最適な遅延量
を決定し、決定遅延量に基づいて第1の選択手段から出
力された選択クロック信号によって、入力データ信号が
リタイミングされることによって、論理回路の設計の際
に素子のタイミング仕様のばらつきや回路配線長を考慮
してマージンを取る必要がなく、また遅延調整用の遅延
回路を論理回路に付加して、遅延回路の定数を1点ずつ
調整する必要がなくなるという効果を有する。
によって最適位相決定のための検査データ信号と入力デ
ータ信号とのうちの1つを選択し、第3の選択手段が位
相決定制御信号によって試験遅延量選択信号と決定遅延
量選択信号とのうちの1つを選択することによって、位
相決定制御信号の切り換えによって、遅延量の検査とデ
ータのリタイミングとを同じ回路構成で行うことができ
るという効果を有する。
ート例
Claims (5)
- 【請求項1】 入力データ信号がクロック信号によって
リタイミングされる論理回路において、 前記クロック信号をあらかじめ定められたN種類の遅延
量によって遅延させて、N種類の遅延クロック信号とし
て出力するN個の遅延手段と、 前記N種類の遅延クロック信号を入力し、該N種類の遅
延クロック信号のうちの1つを選択し、選択クロック信
号として出力する第1の選択手段と、 あらかじめ定められている検査データ信号を発生するパ
ターン発生手段と、 前記入力データ信号と前記検査データ信号とを入力し、
該入力データ信号と該検査データ信号のうちの1つのデ
ータ信号を選択し、選択データ信号として出力する第2
の選択手段と、 前記選択データ信号をデータ信号として入力し、前記選
択クロック信号をクロック信号として入力し、該クロッ
ク信号によって該データ信号をリタイミングして出力デ
ータ信号として出力する記憶手段と、 前記出力データ信号と前記検査データ信号との位相が一
致しているかを判定し、該判定をすべての前記N種類の
遅延量について行う判定手段と、 前記判定手段における前記N種類の遅延量についての判
定結果から最適な遅延量を決定し、決定遅延量選択信号
を出力する遅延量決定手段と、 あらかじめ定められている手順によって、前記N種類の
遅延量のうちの1つを試験遅延量として選択する信号
を、試験遅延量選択信号として発生する遅延量選択信号
発生手段と、 前記試験遅延量選択信号と前記決定遅延量選択信号とを
入力し、該試験遅延量選択信号と該決定遅延量選択信号
のうちの1つの遅延量選択信号を選択し、前記第1の選
択手段に入力する第3の選択手段とを有することを特徴
とする、クロック位相制御回路。 - 【請求項2】 前記第1の選択手段が、前記第3の選択
手段から出力される前記遅延量選択信号によって前記N
個の遅延手段のうちの1つを選択する、請求項1に記載
のクロック位相制御回路。 - 【請求項3】 前記第2の選択手段が、位相決定制御信
号によって前記データ信号のうちの1つを選択する、請
求項1または2に記載のクロック位相制御回路。 - 【請求項4】 前記第3の選択手段が、前記位相決定制
御信号によって前記遅延量選択信号のうちの1つを選択
する、請求項1ないし3のいずれか1項に記載のクロッ
ク位相制御回路。 - 【請求項5】 前記記憶手段がフリップフロップを備え
る、請求項1ないし4のいずれか1項に記載のクロック
位相制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6103588A JP2679622B2 (ja) | 1994-05-18 | 1994-05-18 | クロック位相制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6103588A JP2679622B2 (ja) | 1994-05-18 | 1994-05-18 | クロック位相制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07312591A true JPH07312591A (ja) | 1995-11-28 |
JP2679622B2 JP2679622B2 (ja) | 1997-11-19 |
Family
ID=14357938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6103588A Expired - Fee Related JP2679622B2 (ja) | 1994-05-18 | 1994-05-18 | クロック位相制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2679622B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003218847A (ja) * | 2002-01-28 | 2003-07-31 | Nec Corp | データ受信方式 |
WO2006104042A1 (ja) * | 2005-03-28 | 2006-10-05 | Advantest Corporation | クロック乗替装置、及び試験装置 |
WO2013108350A1 (ja) * | 2012-01-20 | 2013-07-25 | パナソニック株式会社 | 遅延回路 |
JP2015056738A (ja) * | 2013-09-11 | 2015-03-23 | 富士通セミコンダクター株式会社 | 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 |
-
1994
- 1994-05-18 JP JP6103588A patent/JP2679622B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2006279336A (ja) * | 2005-03-28 | 2006-10-12 | Advantest Corp | クロック乗替装置、及び試験装置 |
US7549101B2 (en) | 2005-03-28 | 2009-06-16 | Advantest Corporation | Clock transferring apparatus, and testing apparatus |
JP4621050B2 (ja) * | 2005-03-28 | 2011-01-26 | 株式会社アドバンテスト | クロック乗替装置、及び試験装置 |
WO2013108350A1 (ja) * | 2012-01-20 | 2013-07-25 | パナソニック株式会社 | 遅延回路 |
JP2015056738A (ja) * | 2013-09-11 | 2015-03-23 | 富士通セミコンダクター株式会社 | 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 |
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Publication number | Publication date |
---|---|
JP2679622B2 (ja) | 1997-11-19 |
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