CN103970172B - 恒压电路以及模拟电子钟表 - Google Patents

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Abstract

一种恒压电路，构成为：包括在输出晶体管的栅极和输出端子之间连接的第一电压保持电路、和在输出晶体管的栅极和接地端子之间连接的第二电压保持电路，当电机工作时控制为使第二电压保持电路成为有效。本发明提供输出稳定恒压的模拟电子钟表用的恒压电路。提供因低消耗电流而电池寿命长的模拟电子钟表。

Description

恒压电路以及模拟电子钟表
技术领域
本发明涉及能得到稳定的恒压的恒压电路以及包括该恒压电路的模拟电子钟表。
背景技术
图2中示出模拟电子钟表的框图。模拟电子钟表由半导体装置81、石英80、电池83和电机82构成。半导体装置81由连接石英80的振荡电路811、分频电路812、输出驱动它们的恒压VREG的恒压电路810和驱动电机82的输出电路813构成。
因为模拟电子钟表追求尽可能少地更换电池，所以半导体装置81需要减少消耗电流。作为减少半导体装置81的消耗电流的方法，提出了减少恒压电路810的工作电流，和恒压电路810间歇工作等（例如，参照专利文献1）。
图6是现有的恒压电路的框图。现有的恒压电路包括产生基准电压Vref的基准电压电路22、差动放大电路23、输出晶体管10、反馈电路21、由电容器（condenser）构成的保持电路40和开关电路50。
现有的恒压电路包括保持输出晶体管10的栅极电压的保持电路40，通过使差动放大电路23等间歇工作而减少消耗电力。通过信号φ1，停止差动放大电路23和反馈电路21的工作，断开开关电路50。这时，输出晶体管10的栅极电压通过保持电路40保持开关电路50断开之前的电压。只要负载电流没有大的变动，恒压电路就可以输出恒压VREG。
现有专利文献
专利文献
专利文献1：日本特开2000-298523号公报。
发明内容
发明要解决的问题
但是，如上所述的降低消耗电流的现有恒压电路由于差动放大电路23的过渡响应特性差，当负载电流变动较大时，无法维持输出电压。例如，模拟电子钟表的电机被驱动，电池电压急剧下降。此时，由于差动放大电路23的过渡响应特性差，输出晶体管10的栅极－源极之间的电压变小，恒压VREG也出现变动。而且，当恒压VREG比振荡电路811的振荡停止电压VDOS还低时，振荡电路811稳定性受损，有停止振荡的可能性。
本发明鉴于上述问题，提供低消耗电流，即使电池电压变动也能得到稳定的恒压的恒压电路。
解决问题的方案
本发明的恒压电路为了解决上述问题而如下构成。
恒压电路，其特征在于，包括：在差动放大电路和输出晶体管的栅极之间连接的第一开关电路；在输出晶体管的栅极和输出端子之间通过第二开关电路连接的第一保持电路；以及在输出晶体管的栅极和电源端子之间通过第三开关电路连接的第二保持电路，具有：通过第一控制信号使差动放大电路和第一开关电路间歇工作、通过第二控制信号使第二开关电路接通而第三开关电路断开的第一工作模式，以及通过第一控制信号使差动放大电路和第一开关电路接通、通过第二控制信号使第二开关电路断开而第三开关电路接通的第二工作模式。
发明的效果
通过本发明，能够提供低消耗电流且稳定工作的恒压电路。因此，能够提供电池寿命长的模拟电子钟表。
附图说明
图1为示出第一实施方式的恒压电路的电路图；
图2为模拟电子钟表的框图；
图3为模拟电子钟表的工作说明图；
图4为模拟电子钟表的工作说明图；
图5为第二实施方式的恒压电路的电路图；
图6为示出现有的恒压电路的电路图。
具体实施方式
以下参照附图来说明本发明实施方式。
第一实施方式
图2为模拟电子钟表的框图。由半导体装置81、石英80、电池83和电机82构成。半导体装置81由连接石英80的振荡电路811、分频电路812、输出驱动它们的恒压VREG的恒压电路810和驱动电机82的输出电路813构成。
这里模拟电子钟表以电源Vdd作为基准而工作。因此，以下，电路都以电源Vdd作为基准来说明。
振荡电路811使外部的石英80以稳定的频率振荡，输出恒定的频率的钟表信号。分频电路812对振荡电路811的时钟信号进行分频，输出需要的频率的信号。输出电路813通过分频电路812的信号驱动电机82。
图1为第一实施方式的恒压电路的电路图。
恒压电路810包括基准电压电路22、差动放大电路23、开关电路50、输出晶体管10、反馈电路21、作为保持电路的电容40以及电容60和开关电路51~52。
基准电压电路22产生基准电压Vref。反馈电路21分压输出端子的电压VREG输出反馈电压VFB。差动放大电路23向输出晶体管10的栅极输出电压V1，以使得基准电压Vref与反馈电压VFB相等。此外，差动放大电路23和反馈电路21通过信号φ1控制接通和断开。开关电路50与差动放大电路23同步，通过信号φ1控制接通和断开。
保持电路由在输出晶体管10的栅极和输出端子之间连接的电容40、在输出晶体管10的栅极和电源端子Vss之间连接的电容60和开关电路51~52构成。当开关电路50断开时，保持电路保持之前输出晶体管10的栅极的电压V1。
恒压电路810降低差动放大电路23的工作电流，通过使差动放大电路23和反馈电路21根据信号φ1间歇工作，实现消耗电流的降低。
接着，说明关于本实施方式的恒压电路的工作。
当信号φ1和信号φ2都是高电平时，恒压电路810作为通常的稳压器工作。因为信号φ1是高电平，所以差动放大电路23和反馈电路21工作，开关电路50短路，差动放大电路23的输出端子连接到输出晶体管10的栅极。因为信号φ2也是高电平，所以开关电路51开路，开关电路52短路，保持电路中电容60成为有效。
当信号φ1和信号φ2都是低电平时，恒压电路810停止作为稳压器工作，处于低消耗电流状态。因为信号φ1是低电平，所以差动放大电路23和反馈电路21停止工作，开关电路50开路，差动放大电路23的输出端子与输出晶体管10的栅极断开。因为信号φ2也是低电平，所以开关电路51短路，开关电路52开路，保持电路中电容40成为有效。
接着，说明在模拟电子钟表中使用本实施方式的恒压电路的情况下的工作。
图3是模拟电子钟表工作的时间图。电压VDD示出接地电压、电压VDOS示出振荡电路811的振荡停止电压、电压VREG示出恒压电路810的输出电压、电压VSS示出电源电压。
模拟电子钟表大致区分为如时间段t1~t2、t3~t4的输出电机脉冲的时间段（电机工作模式），和除此以外的时间段（正常工作模式）。以恒定间隔重复两个时间段。信号φ1是控制间歇工作的信号。信号φ1为：例如，电机工作模式中为了稳定化恒压VREG而成为高电平，而正常工作模式中连续地重复高电平和低电平，进行低消耗电流工作。信号φ2是切换工作模式的信号。信号φ2为：例如，控制成在电机工作模式中为高电平，而在正常工作模式中为低电平。
正常工作模式中，信号φ1以适当的间隔和占空比（duty）重复高电平和低电平，信号φ2为低电平。因此，恒压电路810进行间歇工作。而且，由于保持电路中电容40为有效，即使差动放大电路23和反馈电路21停止工作，恒压电路810也能输出恒压VREG。
电机工作模式中，信号φ1和信号φ2都为高电平，电容60为有效的状态，恒压电路810作为通常的稳压器工作。电机工作模式中，电池电压|VSS|仅下降由电机82的负载电流和电池83的内部电阻的积所确定的那部分电压，输出晶体管10的源极电压上升到VDD侧。此时，由于电容60的耦合工作，输出晶体管10的栅极电压也上升到VDD侧，因此输出晶体管10的栅极－源极之间的电压保持为恒定。因此，恒压电路810能将恒压VREG保持为恒定（图3的时间段t1~t2）。
如以上所说明地，在电机工作模式中也因为恒压电路810能输出稳定的恒压VREG，所以振荡电路811的振荡输出能够稳定化。
图4为工作模式切换的情况下详细的时间图。因为切换保持电路的电容40和电容60时，差动放大电路23和反馈电路21工作是恒压电路稳定工作的保证，所以需要确保建立（setup）时间tSU1、tSU4。
而且，因为在进入电机工作模式之前恒压电路确实地从电容40切换到电容60是恒压电路稳定工作的保证，所以需要确保建立时间tSU2。同样地，在信号φ2的从高电平向低电平的切换中也需要确保建立时间tSU3。
第二实施方式
图5为第二实施方式的恒压电路的电路图。关于与第一实施方式的恒压电路相同的构成要素，附上相同的符号，省略详细的说明。
第二实施方式的恒压电路包括为了给电容60预充电的预充电电路。预充电电路包括电压跟随电路70（voltage follower）和开关电路53。电压跟随电路70输入输出晶体管10的栅极电压V1，向电容60输出。开关电路53当信号φ2为低电平时短路，当信号φ2为高电平时开路。
第二实施方式的恒压电路在正常工作模式时短路开关电路53，通过电压跟随电路70将电容60预充电到输出晶体管10的栅极电压V1。因此，在信号φ2从低电平变为高电平时，因为输出晶体管10的栅极电压V1不变动，所以恒压电路能稳定恒压VREG而输出。
如以上所说明地，第二实施方式的恒压电路能输出更加稳定的恒压VREG。
此外，电压跟随电路70也可以为了低消耗电流化而构成为通过新的信号φ3进行间歇工作。
进一步，恒压电路也还可以对电容40设置预充电电路。
附图标记
21 反馈电路
23 差动放大电路
81 半导体装置
810 恒压电路
811 振荡电路
812 分频电路
813 输出电路。

Claims (4)

1.一种恒压电路，通过以规定的间隔进行间歇工作以低消耗的电流进行工作，并且在输出端子输出恒定的电压，所述恒压电路的特征在于，包括：
连接到所述输出端子的输出晶体管；
控制所述输出晶体管的栅极以使得所述输出端子的电压为恒定的电压的差动放大电路；
在所述差动放大电路和所述输出晶体管的栅极之间连接的第一开关电路；
在所述输出晶体管的栅极和所述输出端子之间通过第二开关电路连接的第一保持电路；
在所述输出晶体管的栅极和电源端子之间通过第三开关电路连接的第二保持电路；以及
分压所述输出端子的电压而输出反馈电压的反馈电路，
所述恒压电路具有：
通过第一控制信号使所述差动放大电路、所述第一开关电路和所述反馈电路间歇工作、通过第二控制信号使所述第二开关电路接通而所述第三开关电路断开的第一工作模式，以及
通过所述第一控制信号使所述差动放大电路、所述第一开关电路和所述反馈电路接通、通过所述第二控制信号使所述第二开关电路断开而所述第三开关电路接通的第二工作模式。
2.根据权利要求1所述的恒压电路，其特征在于：
包括当所述第三开关电路断开时，将所述第二保持电路设定为所述输出晶体管的栅极的电压的预充电电路。
3.根据权利要求2所述的恒压电路，其特征在于：
所述预充电电路，包括：
第四开关；以及
电压跟随电路，
所述电压跟随电路的输入端子连接到所述输出晶体管的栅极，输出端子通过所述第四开关电路连接到所述第二保持电路。
4.一种模拟电子钟表，其特征在于，包括：
具备从权利要求1所述的恒压电路供给电源的振荡电路的半导体装置；以及
通过所述半导体装置的输出信号被驱动的电机。
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JP2008042870A (ja) リーク電流低減回路

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