CN105278322B - 模拟电子钟表 - Google Patents
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Abstract
本发明提供一种模拟电子钟表，以在电动机负载时即便电池电压下降，石英振荡电路也不会误动作。模拟电子钟表构成为：具备石英振动器、振荡电路、分频电路、恒压电路、输出控制电路、电动机，恒压电路具备连接在输出晶体管的栅极与电源端子之间的电压保持电路，振荡电路和分频电路以恒压电路所产生的恒压作为电源而进行动作。
Description
技术领域
本发明涉及模拟电子钟表，特别涉及电动机驱动时的振荡电路的稳定动作。
背景技术
图5是采用使用于手表等的石英振荡电路的模拟电子钟表的一般的框图。
模拟电子钟表包括半导体装置70、电池71、石英振动器72、电动机73。半导体装置70包括：通过与外带的石英振动器72的组合以稳定的频率能够振荡的振荡电路702；将从振荡电路702得到的基准时钟信号OSC分频为期望频率的时钟信号的分频电路703；驱动振荡电路702和分频电路703的恒压电路701；以及驱动电动机73的输出控制电路704。
在图6示出现有的恒压电路701的电路例。恒压电路701具备：产生基准电压Vref的基准电压电路22；差分放大电路23；输出晶体管10；反馈电路21；由电容器构成的电压保持电路40；以及开关电路50。
恒压电路701具备保持输出晶体管10的栅极电压V1的电压保持电路40，通过使差分放大电路23等进行间歇动作来减少功耗。通过信号Φ1，使差分放大电路23或反馈电路21的动作停止，并使开关电路50关断。此时，输出晶体管10的栅极电压因电压保持电路40而维持开关电路50关断之前的电压。只要负载电流没有较大的变动，恒压电路701能够输出恒压VREG（例如，参照专利文献1）。
在图7中示出现有的振荡电路702的框图。振荡电路702具备：由PMOS晶体管P01及NMOS晶体管N01构成的振荡反相器；以PMOS晶体管P02及NMOS晶体管N02的并联连接构成的反馈电阻RF；振荡电容CG及CD；耦合电容CC；由PMOS晶体管P03及NMOS晶体管N03的传输门构成的开关元件SW；由栅极下掺杂高浓度的杂质的NMOS晶体管NR1构成的阻尼电阻RD；以及波形整形电路100。进而，在连接石英振动器72的端子XIN及XOUT，具备由NMOS晶体管N04构成的ESD保护元件ESD1及由NMOS晶体管N05构成的ESD保护元件ESD2。NMOS晶体管N02、N03、N04、N05、NR1中，衬底与电池71的负极端子VSS连接。
在此，考虑模拟电子钟表通过使输出控制电路704输出电动机脉冲输出而使电动机73旋转的情况。在电池71、电动机73中存在电阻成分，因此电池电压VSS仅下降由电动机负载电流和电池71的内阻之积所决定的电压。通过该电压下降，在恒压电路701的输出电压VREG也产生过渡性电压下降。为了减少振荡电路702和分频电路703的消耗电流，输出电压VREG设定为尽量接近振荡电路702的振荡停止电压VDOS。输出电压VREG因电压下降而小于振荡停止电压VDOS时振荡会不稳定，最坏的情况下，振荡会停止。
现有技术文献
专利文献
专利文献1：日本特开2000－298523号公报。
发明内容
发明要解决的课题
然而，现有的恒压电路在模拟电子钟表的电动机驱动、电池电压急剧下降时，差分放大电路23的过渡响应特性较差，因此输出晶体管10的栅极－源极间电压变小，存在恒压VREG也会变动的结构性缺点。
进而，现有的振荡电路对于针对电池电压VSS本身的变动，不能使稳定的振荡继续。具体而言，NMOS晶体管N02、N03、N04、N05、NR1由于衬底的电位为VSS，所以通过作为衬底的PWELL和作为漏极（或源极）的N＋扩散区域的寄生电容，VSS的变动作为噪声传递到漏极（或源极）。NMOS晶体管N02、N03、N04、N05、NR1的漏极（或源极）与对于继续振荡动作重要的节点（XIN、XIN1、XOUT、XOUT2）连接，所以当受到噪声时振荡会变得不稳定。
本发明鉴于上述课题而构思，提供电池电压变动也能继续稳定的振荡的模拟电子钟表。
用于解决课题的方案
为了解决现有的课题，本发明的模拟电子钟表采用如下结构。
一种模拟电子钟表，其特征在于，具备石英振动器、振荡电路、分频电路、恒压电路、输出控制电路、电动机，振荡电路和分频电路以恒压电路所产生的恒压作为电源而进行动作，恒压电路具备：输出晶体管，连接在输出端子与电源端子之间；分压电路，连接在输出端子与接地端子之间，对输出端子的输出电压进行分压并输出反馈电压；基准电压电路，输出基准电压；差分放大电路，基于基准电压和反馈电压而控制输出晶体管的栅极的电压；以及第一电压保持电路，连接在输出晶体管的栅极与电源端子之间。
发明效果
依据本发明的模拟电子钟表，在电动机旋转时施加电动机负载的状态下也能得到稳定的振荡，并且能够以低消耗电流且稳定地动作。
附图说明
图1是本实施方式的恒压电路的框图。
图2是本实施方式的振荡电路的框图。
图3是示出本实施方式的恒压电路的其他例子的框图。
图4是示出本实施方式的恒压电路的其他例子的框图。
图5是模拟电子钟表的框图。
图6是现有的恒压电路的框图。
图7是现有的振荡电路的框图。
具体实施方式
以下，参照附图，对本实施方式的模拟电子钟表进行说明。
图5是采用使用于手表等的石英振荡电路的模拟电子钟表的一般的框图。
模拟电子钟表包括半导体装置70、电池71、石英振动器72、电动机73。半导体装置70包括：通过与外带的石英振动器72的组合能以稳定的频率进行振荡的振荡电路702；将从振荡电路702得到的基准时钟信号OSC分频为期望频率的时钟信号的分频电路703；驱动振荡电路702和分频电路703的恒压电路701；以及驱动电动机73的输出控制电路704。
图1是示出本实施方式的恒压电路的框图。恒压电路具备基准电压电路22、差分放大电路23、输出晶体管10、反馈电路21和电压保持电路60。
基准电压电路22产生基准电压Vref。反馈电路21对输出端子的电压VREG进行分压并输出反馈电压VFB。差分放大电路23以使基准电压Vref和反馈电压VFB相等的方式向输出晶体管10的栅极输出电压V1。电压保持电路60例如由串联连接的电阻和电容器构成，连接在输出晶体管10的栅极与电源端子VSS之间。
在此，例如通过驱动电动机73而电源电压VSS向接地电压VDD侧变动，则恒压电路701如下进行动作。
输出晶体管10的栅极电压V1在电源电压VSS向接地电压VDD侧变动时，经由电压保持电路60接受其影响而向接地电压VDD侧变动。因此，输出晶体管10中，栅极－源极间电压保持恒定，因此其漏极电流变得恒定。其结果是，恒压电路701不受电源电压VSS的变动的影响，而能够输出恒定的恒压VREG。
图2是示出本实施方式的振荡电路的框图。
振荡电路702具备：由PMOS晶体管P01及NMOS晶体管N01构成的振荡反相器；由PMOS晶体管P02及NMOS晶体管N02的并联连接构成的反馈电阻RF；振荡电容CG及CD；耦合电容CC；由PMOS晶体管P03及NMOS晶体管N03的传输门构成的开关元件SW；由在栅极下掺杂高浓度的杂质的NMOS晶体管NR1构成的阻尼电阻RD；以及波形整形电路100。而且，具备连接石英振动器72的端子XIN及XOUT；以及在各个端子中由NMOS晶体管N04构成的ESD保护元件ESD1及由NMOS晶体管N05构成的ESD保护元件ESD2。
在此，本实施方式的振荡电路702的特征在于：与现有电源端子VSS连接的端子与恒压电路701的输出端子连接。即，在恒压电路701的输出端子连接构成反馈电阻RF的NMOS晶体管N02的衬底及PMOS晶体管P02的栅极、构成开关元件SW的NMOS晶体管N03的衬底、和构成阻尼电阻RD的NMOS晶体管NR1的衬底及栅极。另外，构成ESD保护元件ESD1及ESD2的NMOS晶体管N04及N05，将栅极和源极和衬底连接到各个端子XIN及XOUT，将漏极连接到电源端子VDD。
通过这样连接，在电源电压VSS向接地电压VDD侧变动的情况下，该电压变动不会作为噪声传递到振荡电路的内部节点（XIN、XIN1、XOUT、XOUT1）。
虽然存在恒压VREG电位的PWELL与NMOS晶体管的漏极（或源极）的N＋扩散区域之间的寄生电容，但是电源电压VSS向接地电压VDD侧变动恒压VREG也不会变动，因此该电压变动不会作为噪声传递到振荡电路的内部节点。
在本实施方式中，ESD保护元件ESD1及ESD2也可以使各个漏极与XIN及XOUT连接，使栅极和源极和衬底与恒压电路701的输出端子连接。进而，ESD保护元件ESD1及ESD2也可以利用与恒压电路701的输出端子或电源端子VDD连接的二极管来构成。
以上，依据本实施方式的恒压电路701及振荡电路702，即便电源电压VSS向接地电压VDD侧变动，恒压VREG也不会发生变动，且，能够继续稳定的振荡，因此能够提供消耗电流至少能稳定地动作的模拟电子钟表。
图3是示出本实施方式的恒压电路701的其他例子的框图。使图2的电路还具备低消耗电流的功能。
恒压电路701具备：输出晶体管10；反馈电路21；基准电压电路22；差分放大电路23；开关电路50～52；电压保持电路40及60。
差分放大电路23或反馈电路21利用信号Φ1进行导通关断控制。开关电路50与差分放大电路23同步，利用信号Φ1进行导通关断控制。电压保持电路40例如由电容器构成，连接在输出晶体管10的栅极与输出端子之间，保持输出晶体管10的栅极电压V1。电压保持电路60例如由电容器构成，连接在输出晶体管10的栅极与电源端子VSS之间。开关电路51和52利用信号Φ2进行导通关断控制，当开关电路50关断时导通，保持输出晶体管10的栅极电压V1。
恒压电路701例如在信号Φ1和信号Φ2均为高（High）电平时，因差分放大电路23、反馈电路21动作并且开关电路50及52导通、开关电路51关断而作为通常的稳压器进行动作。另外，例如在信号Φ1和信号Φ2均为低（Low）电平时，因差分放大电路23、反馈电路21停止动作并且开关电路50及52关断、开关电路51导通而恒压电路701停止作为稳压器的动作，成为低消耗电流状态。此时，电压保持电路40连接在输出晶体管10的栅极与输出端子之间，保持栅极电压V1。
因此图3的恒压电路701通过利用信号Φ1来使差分放大电路23、反馈电路21进行间歇动作，实现减少消耗电流，且能够稳定地输出恒压VREG。
在此，模拟电子钟表在驱动电动机73时，如果控制信号Φ1和信号Φ2以使恒压电路701作为通常的稳压器进行动作，就能稳定地进行动作，且能够低消耗化。
图4是示出本实施方式的恒压电路701的其他例子的框图。向图3的电路追加了能更加稳定动作的电路。
恒压电路701具备用于对电压保持电路60的电容器进行预充电的预充电电路。预充电电路具备放大器24和开关电路53。放大器24的输入端子与输出晶体管10的栅极和放大器24的输出端子连接，从而构成电压输出器。即，放大器24输入输出晶体管10的栅极电压V1，并向电压保持电路60的电容器输出。开关电路53连接在放大器24的输出端子与电压保持电路60之间，例如在信号Φ2为低（Low）电平时导通，而高（High）电平时关断。
图4的恒压电路701在作为通常的稳压器进行动作时，使开关电路53导通，将电压保持电路60的电压预充电至电压V1。因此，当信号Φ2为高（High）电平时，输出晶体管10的栅极电压V1不会变动，因此恒压电路701能够稳定地输出恒压VREG。
如以上说明的那样，本发明的模拟电子钟表通过具备图2所示的振荡电路702和图1、3、4的任一个所示的恒压电路701，能够低消耗化且对于电源电压的变动能稳定地进行动作。
此外，放大器24为了低消耗电流化而构成为利用新的信号Φ3来进行间歇动作也可。
另外，恒压电路701也可以对电压保持电路40设置预充电电路。
此外，模拟电子钟表中以接地电压VDD为基准进行了说明，但是，如果电源电压VSS为基准，只要相应地构成电路就能同样得到效果。
附图标记说明
21 反馈电路；22 基准电压电路；23 差分放大电路；24 放大器；40、60 电压保持电路；70 半导体装置；100 波形整形电路；701 恒压电路；702 振荡电路；703 分频电路；704 输出控制电路。
Claims (3)
1.一种模拟电子钟表，具备石英振动器、振荡电路、分频电路、恒压电路、输出控制电路、电动机，其特征在于，
所述振荡电路和所述分频电路使所述恒压电路所产生的恒压作为电源而进行动作，
所述恒压电路具备：
输出晶体管，连接在输出端子与电源端子之间；
分压电路，连接在所述输出端子与接地端子之间，对所述输出端子的输出电压进行分压并输出反馈电压；
基准电压电路，输出基准电压；
差分放大电路，基于所述基准电压和所述反馈电压而控制所述输出晶体管的栅极的电压；以及
第一电压保持电路，连接在所述输出晶体管的栅极与所述电源端子之间，将所述输出晶体管的栅极－源极间电压保持恒定，
第一开关电路，连接在所述差分放大电路的输出端子与所述输出晶体管的栅极之间；
第二开关电路，连接在所述输出晶体管的栅极与所述第一电压保持电路之间；以及
第二电压保持电路，经由第三开关电路连接在所述输出晶体管的栅极与所述输出端子之间，将所述输出晶体管的栅极电压保持恒定，
具有第一动作模式和第二动作模式，
所述第一动作模式是根据第一控制信号使所述差分放大电路和所述第一开关电路关断，并根据第二控制信号使所述第二开关电路关断并使所述第三开关电路导通，
所述第二动作模式是根据所述第一控制信号使所述差分放大电路和所述第一开关电路导通，并根据所述第二控制信号使所述第二开关电路导通并使所述第三开关电路关断。
2.如权利要求1所述的模拟电子钟表，其特征在于，
在所述第一电压保持电路具备预充电电路，
所述预充电电路在所述第二开关电路关断时，将所述第一电压保持电路充电至所述输出晶体管的栅极的电压。
3.如权利要求2所述的模拟电子钟表，其特征在于，
所述预充电电路具备：电压输出器电路，其输入端子与所述输出晶体管的栅极连接；以及第四开关电路，连接在所述电压输出器电路的输出端子与所述第一电压保持电路之间。
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