JPH02503606A - センス増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 センス増幅器 発明の分野 本発明はデジタルコンピュータの記憶装置の分野に関し、特に詳しくは、金属− 酸化物積回路（ＭＯＳ）成分を使用して構成されたランダムアクセス読出／書込 （ＲＡＭ）セル用のセンス増幅器に関する。

発明の背景 ランダムアクセス読出／書込記憶装置は一般にマトリクスまたは他のメモリイセ ルの群で構成される。各セルは情報の１つの２進数字即ちビットを記憶できる。

一般的な従来のＲＡＭ装置は第１図に示された様な形を有する。第１図において 、各メモリセルＭＣｘｙ（ｚおよびｙは２次元マトリクスを示す）は一対の導体 ＢｘおよびＢ’ｘｎｌ：接続されている。導体ＢｘおよびＢ’　ｘは典型的にビ ットライン、ビットセンスラインまたはビットバスと称される。図において、マ トリクスの１つの列部分はＸ＝　ｉ、行’ｌ−ｊからＹ　−ｊ　＋　ｎ　−１で 示されている。ビットラインＢｘおよびＢ″　Ｘは普通には、例えば書込み増幅 器即ちメモリセルにおける差分出力段によって挿入される付加値の信号を運ぶ。

セルの内容の読出のｔ；めに、その内容を示している差分電圧はビットラインＢ ｘおよびＢ’　ｘを介してセンス増ｌｌ１ＨＩＯ１：Ｐ給される。一般的なセン ス増幅器はビットラインに挿入されｌ二信号を受ける差分出力段と連続する増幅 段を駆動する２重結線（即ち、差分）出力を有する。

センス増幅器の構成はＲＡＭの動作に実質的な影響をもつ。そのセンス増幅器に より影響されたＲＡＭの最も重要な２つの特性は読出動作の速度と、装置の電力 消費である。ときどき、この２つの７アクタは相い反する様ｔ：　ｍ　＜。増幅 器Ｊ二速いスイッチング速度が望まれるとき、より多くの電力がたびたび要求さ れる。したがって、良いセンス増幅器は、スイッチングが速く、小電力で、信頼 性が高く、製造コストが安くことである。

ノイズｌ二対する信頼性もセンス増幅器に依存する。センス増幅器は、これらの 導体に現れる差分信号ｊ二最大限に反応している間は、電力供給揺らぎ、ビット ライン１こ現れるコモン・モード・信号に最小に反応しなければならい。休止状 態中のセンス増幅器の電力消費の最小化Ｊ」特に重要である。どの様な場合にも 、典型的なＲＡＭチー・プ即ちチップアレイは静止状態下の休止状態のセンス増 幅器の数と比較してスイッチングをしている非常に少ないセンス増幅器を有する 。したがって、ＲＡＭチップが少量の電力だけを浪費するとすれば、センス増幅 器による静止電流は最小となる。

多くの設計がＭＯ３型センス増幅器のためになされ、多くの技術が高速、低電力 消費センス増幅器の！こめ！二意図された。これらの技術の間ではビットライン 等化（ブリ・チャージング）およびアドレス推移検出を行っている。また、従来 技術は、高い導ａｔ流路を備えることなしに電圧スイッチングをもたらす為に形 成されたゲート入力を備えた差分増幅器の両側に補足的なＭＯＳＦＥＴ装置を使 用しＩ；センス増幅器と、コモン・モード・除去（ｃｏｍｍａコ烏ｏ＋ｌｓ　ｒ ｅｊｅｅ口■）を改良するための能動付加抵抗に代わる補足的な出力により駆動 される分流接続された装置の使用を含む。更に、従来技術はスイッチング速度と 他の特性の改良のために多くのフィードバック回路の使用を含む。これらの色々 な改良は、一般に各センス増幅器に要求された集積回路の領域における付随物と 不必要な電力の消費の可能性の増加を伴う各センス増幅器内の要素の数の増加を 犠牲にして従来技術において達成されｔ二。

発明の目的 したがって、本ｉ＠明は改良されたセンス増ｇ器の提供を目的とする。

本発明の他の目的は電力の浪費を減少し、且つ高速度動作のセンス増幅器の提供 である。

発明の概略 本発明の上述のおよび他の目的、効果は差分入力であるが単一結線出力を有する センス増幅器であるセンス増幅器により達成される。本発明のセンス増幅器は６ 個のＭＯＳトランジスタで形成されるが、優れたコモン・モード・除去特性、高 速スイッチング特性および優れたコモン・結節点・除去を有する。

実施例１二おいて、非反転入力は第１８よび第２のＭＯＳＦＥＴのゲートに接続 される。第１および第２のＭＯＳＦＥＴのドレインは互いに接続され、且つ第３ および第４のＭＯＳＦＥＴのゲートに接続される。第３のＭＯＳＦＥＴのドレイ ンは第２および第６のＭＯＳＦＥＴのソースに接続され、Ｍ３のＭＯＳＦＥＴの ソースは正の電源電圧に接続される。第４のＭＯＳＦＥＴのドレインは第１およ び第５のＭＯＳＦＥＴのソースに接続される。

第４のＭＯＳＦＥＴのソースは接地に接続される。センス増幅器の反転入力は第 ５および第６のＭＯＳＦＥＴのゲートに接続される。第５および第６のＭＯＳＦ ＥＴのドレインは互いに接続され、且つ増幅器の出力端子ｇ；供給される。第１ 、第４および第５のＭＯＳＦＥＴはＮチャンネルであり、第２、第３および第６ のＭＯＳＦＥＴはＰチャンネルである。

したがって、本センス増幅器はＭＯＳ装置で構成される好ましい特性を有する。

更に、本センス増幅器はブルーアブ（ｐｍｌｌ−ｎ）抵抗を有さない（能動でも なく受動でもない）。

本発明は以下に述べる図面と一緒に読まれるべき実施例によりさらに理解される 。本発明は、実施例を記載しｔ；発明の詳細な説明のＲ後に記載される請求の範 囲により定義される。

図面の簡単な説明 第１図は従来のＲＡＭの一般的な構成を示すブロック図である。

第２図は第１図に示された様なＭＯＳ　　ＲＡＭ装置に使用される本発明の回路 図である。

実施例の詳細な説明 第２図は、本発明のセンス増ｌｌｌ１器１０を示している。

増幅器１０は金属−酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２〜 ２２で構成される。増幅器ｌＯはＩＮ＋で示される非反転入力信号を受ける非反 転入力３２とＩＮ−で示される反転入力信号を受ける反転入力３４とを有する。

増幅器の出力はＯＵＴで示されるリード線３６に現れる。

非反転入力３２は第１のＭＯ５ＦＥＴ１２および第２のＭＯ５ＦＥＴ１４のゲー トに接続される。第１のＭＯ３ＦＥＴＩ　２のドレインおよび第２のＭＯＳＦＥ Ｔのドレインは互いに接続され且つ第３および第４のＭＯ５ＦＥＴ１６および１ ８のゲートに接続される。第３のＭＯ５ＦＥＴＩ　６（７）ドレインは＄２７７ ）ＭＯ５ＦＥＴＩ　４の７−スに接続され、第３のＭＯ５ＦＥＴ１６のソースは 正電源電圧に接続される。第４のＭＯ５ＦＥ７１８のドレインは第１のＭＯ５Ｆ Ｅ丁】２のソースに接続され、笑４のＭＯ５ＦＥ７１８のソースは接地に接続さ れる。

センス増幅器の反転入力３４は第５および第６のＭＯ３ＦＥＴ２０および２２の ゲートｃ接続される。第５のＭＯ５ＦＥＴ２０のドレインおよび第６のＭＯ５Ｆ ＥＴ２２のドレインは互いに接続され、且つ増ｗｉ鈴の出力端子３６に接続され る。更に、第５のＭＯ３ＦＥＴ２０のソースは第１のＭＯＳＦＥＴのソースと第 ４のＭＯＳＦＥＴのドレインの結合点に接続される。また、第６のＭＯ３ＦＥＴ ２２のソースは第２のＭＯＳＦＥＴのソースと第３のＭＯＳＦＥＴのドレインの 結合点に接続される一第１１第４および第５のＭＯＳＦＥＴはＮチャネルの装置 であり、他方第２、第３および第６のＭＯＳＦＥＴはＰチャネルの装置である。

この状態で、非反転入力３２がハイ（ｈｉｒｂ）で、反転入力３４がロウ（ｌｏ ｗ）であれば、トランジスタ１２は導通し、トランジスタ１４は非導通である。

この時、反転入力３４がロウであるので、トランジスタ２２は非導通である。こ れらの状態では、トランジスタ１６は導通し、トランジスタ１８は非導通となり 、出力リード線３６はハイになる。

逆に、反転入力３４がハイで、非反転入力３２がロウであれば、トランジスタ２ ０と１４が導通し、トランジスタ２２と１２が非導通である。この状態では、ト ランジスタ１８が導通し、トランジスタ１６が非導通となり、出力リード線３６ はロウとなる。

結節点４６において、電圧は約１．５Ｖのロウから約３．５のハイに揺れる（状 態の変化とともに）、シかし出力リード線は、数１０Ｖの範囲であるの、ｌ極限 でＯＶで他の極限で５ｖである。即ち、回路の利得が結節点４２で生じる制限化 と安定化をもたらす。優れたコモン・モード・除去はトランジスタ１２および１ ４の１つが全部の時間非導通であり、トランジスタ２０および２２の１つが全部 の時間非導通であることから得られる。零電流ドレインは、静止動作中トランジ スタ１６および１８の１つが常に非導通であり、シＩ；がって電源電力と接地と の間には高インピーダンスパスだけが存在するので、非常に低い。

上述の寅施例は色々の応用例、変更例、改良例を有することを当業者に容易に思 いつかせるだろう。本記載により明らかｌこ成される様な、該応用、変更、改良 はここでは述べないが本記載の範囲であり、本発明の範囲である。しｔ；がって 、上述したことは例であり、これに限定されない。本発明は以下のクレームおよ び均等のものに限定される。

補正書の翻訳文提出書 （特許法第１８４条の８） 特許庁長官　　　吉　１）文　毅　　殿１、特許出願の表示 ＰＣＴ／ＵＳ８７１０３２７７ ２、発明の名称 センス増幅器 ３、特許出願人 住　所　　アメリカ合衆国マサチューセッツ州０２０６２．　ノーウッド。

インダストリアルφバーク、ルート　１名　称　　アナログ・ディバイセス・イ ンコーホレーテッド４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 英文明細書第８頁第３行から第９頁第７行目迄（翻訳文明細書第６頁第５行から 第７頁第１行迄）逆に、反転入力３４がハイで、非反転入力３２がロウであれば 、トランジスタ２０と１４が導通し、トランジスタ２２と１２が非導通である。

この状態では、トランジスタ１８が導通し、トランジスタ１６が非導通となり、 出力リード線３６はロウとなる。

結節点４６において、電圧は約１．５Ｖのロウから約３．５のハイに揺れる（状 態の変化とともに）、シかし出力リード線は、数１０Ｖの範囲であるの、ｌ極限 でＯＶで他の極限で５ｖである。即ち、回路の利得が結節点４２で生じる制限化 と安定化をもたらす。優れたコモン・モード・リジェクションはトランジスタ１ ２および１４０１つが全部の時間非導通であり、トランジスタ２０および２２の １つが全部の時間非導通であることから得られる。零電流ドレインは、休止動作 中トランジスタ１６および１８の１つが常に非導通であり、したがって電源電力 と接地との間には高インピーダンスパスだけが存在するので、非常に低い。

請求の範囲 少ないとも１つのＭＯＳ記憶セルと連絡する第１および第２のビットラインへの それぞれの接続のための非反転入力と反転入力を有し、また１つの出力を有する センス増幅器ｌ：おいて、このセンス増幅器が以下のものを含むことを特徴とす る。

ａ）各々がソース、ドレインおよびゲート電極を有するＭｌ乃至第６のＭＯＳト ランジスタ（１２，１４，１６，１８，２０８よび２２） ｂ）前記第１および第２のＭＯＳ）ランジスタ（１２および１４）の前記ゲート 電極に接続さる前記非反転入力（ＩＮ＋）、 Ｃ）前記第１及び第２のＭＯＳ）ランジスタの前記ドレイン電極が互いに接続さ れ、および前お第３及び第４のＭＯＳ）ランジスタ（１６および１８）のゲート 電極に接続され、 ｄ）前記Ｍ１のＭＯＳ）ランジスタ（ｘ２）ｊ；よび第５のＭＯＳトランジスタ （２０）の前記ソース電極が互いに接続され、および前記第４のＭＯＳ）ランジ スタ（１８）の前記ドレイン電極に接続され、 Ｃ）前記第４のＭＯＳ）ランジスタ（１８）の前記ソース電極が接地に接続され 、 ｆ）前記第３のＭＯＳ）ランジスタ（１６）の前記ソース電極が電源電圧に接続 され、 ｇ）前記第３のＭＯＳ）ランジスタ（１６）の前記ドレイン電極が前記第２のＭ ＯＳ）ランジスタ（１４）および第６のＭＯＳ）ランジスタ（２２）の前記ソー ス電極に接続され、 ｈ）前記反転入力（ＩＮ−）が前記第５および第６のトランジスタ（２０および ２２）の前記ゲート電極に接続され、 ｊ）前記第５および第６のＭＯＳトランジスタの前記ドレイン電極が互いに接続 され、および前記センス増幅器出力に接続される。

宝Ｆ蝉査報告

Claims (1)

1. 【特許請求の範囲】 少ないとも１つのＭＯＳ記憶セルと連絡する第１および第２のビットラインヘの それぞれの接続のための非反転入力と反転入力を有し、また１つの出力を有する センス増幅器において、このセンス増幅器が以下のものを含むニとを特徴とする 。 ａ）各々がソース、ドレインおよびゲート電極を有する第１乃至第６のＭＯＳト ランジスタ、 ｂ）前記第１および第２のＭＯＳトランジスタの前記ゲート電極に接続さる前記 非反転入力、 ｃ）前記第１及び第２のＭＯＳトランジスタの前記ドレイン電極が互いに接続さ れ、および前記第３及び第４のＭＯＳトランジスタのゲート電極に接続され、ｄ ）前記第１および第５のＭＯＳトランジスタの前記ソース電極が互いに接続され 、および前記第４のＭＯＳトランジスタの前記ドレイン電極に接続され、ｅ）前 記第４のＭＯＳトランジスタの前記ソース電極が接地に接続され、 ｆ）前記第３のＭＯＳトランジスタの前記ソース電極が電源電圧に接続され、 ｇ）前記第３のＭＯＳトランジスタの前記ドレイン電極が前記第２および第６の ＭＯＳトランジスタの前記ソース電極に接続され、 ｈ）前記反転入力が前記第５および第６のトランジスタの前記ゲート電極に接続 され、 ｉ）前記第５および第６のＭＯＳトランジスタの前記ドレイン電極が互いに接続 され、および前記センス増幅器出力に接続される。