JPH0472916A - データ比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ比較回路、さらには２値論理データの
比較に適用して有効な技術に関するもので、例えば半導
体記憶装置において内部のメモリーセルから読み出され
る被比較データと外部から与えられる比較データとを高
速で比較することを行なう、いわゆるＴＡＧＲＡＭ等に
利用して有効な技術に関するものである。

［従来の技術］ 例えば、キャッシュメモリーに使用されるＴＡＧ　ＲＡ
　Ｍでは、データ比較回路によって、内部のメモリーセ
ルから読み出される被比較データと外部のＣＰＵから与
えられる比較データとを高速で比較することか行なわれ
る。

従来のこの種のデータ比較回路は、ＥＯＲ（ｔＪｌ他的
論的論理和−トまたはＥＮＯＲ（排他的不定論理和）ゲ
ートにＯＲ（論理和）ゲートあるいはＡＮＤ　（論理積
）ゲートなどを多段接続することによって構成されてい
た。

この場合、各論理ゲートは、論理レベルを整合させるた
めに、同じ論理レベルで動作する同種の論理ゲートに統
一されていた。これに伴い、比較データと被比較データ
の論理レベルも上記論理ゲートに適合する論理レベルに
統一されていた（例えば、（１）＠日立製作所発行「半
導体データブック：ＥＣＬ　　ＥＯＲ回路［ＨＤ１０１
０７］、（２）１９８８　　シンポジウム　オン　ブイ
　エル　ニス　アイ　サーキット　ダイジェスト　オブ
　テクニカル　ペーパ（１９８８年）４５〜４８頁（１
９８８Ｓｙｎｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃ１ｒｃ
ｕｉｔ　Ｄｉｇｅｓｔｏｆ　Ｔｅｃｈ、ｐａｐｅｒｓ　
（１９８８）ｐｐ、４５−４６）　”Ａ　Ｃ１ｒｃｕｉ
ｔ　Ｄｅｓ＋ｇｎ　ｏｆ　３２ｋＢｙｔｅ　Ｉｎｔｅｇ
ｔａｔｅｄ　Ｃａｃｈｅ　Ｍｅｍｏｒｙ”などを参照）
。

［発明が解決しようとする課題］ しかしながら、」二連した技術には、次のような問題の
あることが本発明者らによってあきらがとされた。

すなわち、例えばＥＣＬレベルと０ＭＯ３（あるいはＴ
　Ｌ　Ｌ　）レベルといったように、２つの論理レベル
が混在するＢｉＣＭＯ８型の半導体記憶装置では、被比
較データと比較データの論理レベルを統一するために、
いずれが一方の論理レベルを他方の論理レベルにレベル
変換しなければならなくなる。

例えば、内部のメモリーセルがら読み出される被比較デ
ータがＥＣＬレベルであって、外部から与えられる比較
データが０ＭＯ８あるいはＴ　Ｔ　Ｌレベルの場合、被
比較データのレベルをＥＣＬレベルから０ＭＯ３あるい
はＴＴＬレベルに変換しなければならない。この場合、
メモリーセルからの被比較データをＥ　ＣＬレベルから
ＣＭＯＳレベルに変換するレベル変換回路を介在させな
ければならなかった。しかし、このレベル変換回路にお
ける伝達遅延がデータ比較の動作を遅くするという問題
を生じさせていた。

また、メモリーセルから読み出される記憶データがセン
スアンプによって最終的にＣＭＯＳレベルまで増幅され
る場合でも、このＣＭＯＳレベルに増幅された後の記憶
データを被比較データとした場合には、記憶データをＣ
ＭＯＳレベルにまで増幅する間に介在する伝達遅延がデ
ータの比較動作を遅くするという問題を生じさせること
が、本発明者らによって明らかにされた。

本発明の目的は、２つの２値論理データの比較動作を、
それぞれの論理レベルが互いに異なっている場合でも高
速に行なえるようにするという技術を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、第１のバイポーラトランジスタと第２のバイ
ポーラトランジスタをエミッタ同士で共通接続すること
により第１の電源電位からの電流を切換通電する第１の
差動対と、第３のバイポーラトランジスタと第４のバイ
ポーラトランジスタをエミッタ同士で共通接続すること
により第１の電源電位からの電流を切換通電する第２の
差動対と、第１の差動対によって切換通電される電流を
制御する第１のＦＥＴと、第２の差動対によって切換通
電される電流を制御する第２のＦＥＴと、第１のＦＥＴ
と第２のＦＥＴをソース同士で共通接続することにより
形成される第３の差動対と、第３の差動対によって切換
通電される電流を第２の電源電位へ流す定電流源とを設
け、第１の差動対をなす第１のバイポーラトランジスタ
と第２のバイポーラトランジスタおよび第２の差動対を
なす第３のバイポーラトランジスタと第４のバイポーラ
トランジスタをそれぞれ第１の論理入力によって相補的
に導通制御させるとともに、第３の差動対をなす第１の
ＦＥＴと第２のＦＥＴを第２の論理入力によって相補的
に導通制御させ、さらに第１のバイポーラトランジスタ
と第４のバイポーラトランジスタのコレクタを共通接続
する第１の共通コレクタ配線と、第２のバイポーラトラ
ンジスタと第３のバイポーラトランジスタのコレクタを
共通接続する第２の共通コレクタ配線とを設け、第１の
共通コレクタ配線と第２の共通コレクタ配線の少なくと
も一方に負荷回路を介在させて、この負荷回路から第１
の論理入力と第２の論理入力の比較出力を取り出すとい
うものである。

［作用コ 上記した手段によれば、第１の差動対および第２の差動
対をなすバイポーラトランジスタは、第１の電源電位を
基準とする比較的低振幅のＥＣＬレベルで直接導通制御
することができる一方、第３の差動対をなすＦＥＴは、
第２の電源電位を基準とする比較的高振幅のＣＭＯ３あ
るいはＴＴＬレベルで直接導通制御することができる。

これにより、２つの２値論理データの比較動作を、それ
ぞれの論理レベルが互いに異なっている場合でも高速に
行なえるようにするという目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図は本発明の技術が適用されたデータ比較回路の要
部における一実施例を示したものであって、１〜４は第
１〜第４のバイポーラトランジスタ、５および６は第１
および第２のＭＯＳＦＥＴ（ＭＯ３電界効果トランジス
タ）、７は論理量カーフ− を取り出すための負荷回路、８は定電流源、９およびｌ
Ｏは第１の入力配線、１１および１２は第２の入力配線
、１３は出力配線、１４は第２の電源電位（ＶＥＥ）配
線、１５は第１の電源電位（Ｖｃｃ）配線、１６は第１
の共通コレクタ配線、１７は第２の共通コレクタ配線、
Ｑｌ、「は被比較データとして与えられる第１の論理入
力、Ｄｌ、Ｄｌは比較データとして与えられる第２の論
理入力、ＭＡＩは比較出力として取り出される論理出力
である。

ここで、第１のバイポーラトランジスタ１と第２のバイ
ポーラトランジスタ２は、エミッタ同士で共通接続され
ることにより、第１の電源電位Ｖｃｃからの電流を切換
通電する第１の差動対を形成する。第３のバイポーラト
ランジスタ３と第４のバイポーラトランジスタ４は、エ
ミッタ同士で共通接続されることにより、第１の電源電
位ＶＣＣからの電流を切換通電する第２の差動対を形成
する。

第１のＦＥＴ５は、第１の差動対によって切換通電され
る電流を制御する。第２のＦＥＴ６は、第２の差動対に
よって切換通電される電流を制御する。これとともに、
第１のＦＥＴ５と第２のＦＥＴ６は、う−ス同士で共通
接続されることにより、第１の差動対からの電流と第２
の差動対からの電流を切換通電する第３の差動対を形成
する。

この第３の差動対によって切換通電される電流は、定電
流源８によって第２の電源電位ＶＥＥへ流される。

第１の入力配線９および１０は、第１のバイポーラトラ
ンジスタ１と第３のバイポーラトランジスタ３のベース
および第２のバイポーラトランジスタ２と第４のバイポ
ーラトランジスタ４のベースにそれぞれ接続することに
より、第１の差動対をなす第１のバイポーラトランジス
タｌと第２のバイポーラトランジスタ２および第２の差
動対をなす第３のバイポーラトランジスタ３と第４のバ
イポーラトランジスタ４をそれぞれ第１の論理入力Ｑｌ
、σゴによって相補的に導通制御させる。

第２の入ノＪ配線１１および１０は、第１のＦＥＴ５の
ゲートおよび第２のＦＥＴのゲートにそれぞれ接続する
ことにより、第３の差動対をなす第１のＦＥＴ５と第２
のＦＥＴ６を第２の論理人力ＤＩ、ＤＩによって相補的
に導通制御させる。

第１の共通コレクタ配線１６は、第１のバイポーラトラ
ンジスタ１と第４のバイポーラトランジスタ４のコレゲ
タを共通接続する。また、第２の共通コレクタ配線１７
は、第２のバイポーラトランジスタ２と第３のバイポー
ラトランジスタ３のコレクタを共通接続する。この場合
、第１の共通コレクタ配線１６は負荷回路７を介して第
１の電源電位１５に接続され、第２の共通コレクタ配線
１７は直接筒］の電源電位１５に接続される。

出力配線１３は、上記負荷回路７と第１の共通コレクタ
配線１６の間から比較出力である論理出力Ｍアゴを取り
出す。

以上のように構成されたデータ比較回路について、以下
その動作を説明する。

第１図に示した回路では、先ず、第１の論理入力Ｑ１．
Ｑｌとして、第１の電源電位Ｖｃｃを基準にして振幅す
るＥＣＬレベルの２値論理信号が入力される。このＥＣ
Ｌレベルの論理入ツノＱ１゜Ｑｌによって、第１および
第２の差動対を形成するバイポーラトランジスタ１と２
および３と４はそれぞれ相補的に導通制御される。

また、第２の論理入りｒＤ’ｌ、Ｄゴとして、第２の電
源電位ＶＥＥを基準にして振幅する０ＭＯ３（あるいは
ＴＴＬ）レベルの２値論理信号が入力される。このＣＭ
ＯＳレベルの論理入ツノＤＩ、ＤＩによって、第３の差
動対を形成するＭＯＳ　Ｆ　ＥＴ５と６は相補的に導通
制御される。

論理高ノＪＭＡ１は、第１の差動対の一方をなす第１の
バイポーラトランジスタ１と第２の差動対の他方をなす
第４のバイポーラトランジスタ４の共通コレクタ配線１
６からＥＣＬレベルで取り出される。

ここで、第１の論理人力Ｑｌと第２の論理入力Ｄ１が共
にＨ（高レベル）の場合、つまりＱｌ。

ＱｌがＨ，ＬでＤＩ、ＤＩがＨ，Ｌの場合、第１のバイ
ポーラトランジスタ１と第３のバイポーラトランジスタ
３がＯＮ（導通）で第２のバイポーラトランジスタ２と
第４のバイポーラトランジスタ４がＯＦＦ　（非導通）
に、第１のＭＯ３ＦＥＴ５がＯＮでｆｉ２のＭＯ３ＦＥ
Ｔ６がＯＦ　Ｆ　ニなる。

このとき、定電流源８によって流される電流は、第１の
バイポーラトランジスタｌと第１のＭＯ３ＦＥＴ５を経
由して流れる。これにより、第１のバイポーラトランジ
スタ１と第４のバイポーラトランジスタ４の共通コレク
タ配線１６から取り出される論理出力ＭＡＩはＬ（低レ
ベル）になる。

また、第１の論理入力Ｑ１と第２の論理入力Ｄ１が共に
Ｌの場合、つまりＱｌ、Ｑｌがり、ＨでＤＩ、ＤＩがり
、Ｈの場合、第１のバイポーラトランジスタ１と第３の
バイポーラトランジスタ３がＯＦＦで第２のバイポーラ
トランジスタ２と第４のバイポーラトランジスタ４がＯ
Ｎに、第１のＭＯ８ＦＥＴ５がＯＦＦで第２のＭＯ８Ｆ
ＥＴ６がＯＮになる。このとき、定電流源８によって流
される電流は、第４のバイポーラトランジスタ４と第２
のＭＯ３ＦＥＴ６を経由して流れる。これにより、この
場合も、第１のバイポーラトランジスタｌと第４のバイ
ポーラトランジスタ４の共通コレクタ配線１６から取り
出される論理出力「】１はＬになる。

一方、第１の論理人力Ｑ１がＨで第２の論理入力Ｄ１が
Ｌの場合、つまりＱｌ、ＱｌがＨ，ＬでＤＩ、ＤＩがり
、Ｈの場合、第１のバイポーラトランジスタ１と第３の
バイポーラトランジスタ３がＯＮで第２のバイポーラト
ランジスタ２と第４のバイポーラトランジスタ４がＯＦ
Ｆに、第１のＭＯＳ　Ｆ　ＥＴ　５がＯＦＦで第２のＭ
Ｏ３ＦＥＴ６がＯＮになる。このとき、定電流源８によ
って流される電流は、第３のバイポーラトランジスタ３
と第２のＭＯ３ＦＥＴ６を経由して流れる。これにより
、第１のバイポーラトランジスタ１と第４のバイポーラ
トランジスタ４の共通コレクタ配線１６から取り出され
る論理出力ＭＡＬはＨになる。

反対に、第１の論理人力Ｑ　ｌ　ｆＯＪ＜　Ｌで第２の
論理入力ＤＩがＨの場合、つまりＱｌ、σ１がり、）］
でＤＩ、ＤＩがＨ，Ｌの場合、第１のバイポーラトラン
ジスタ１と第３のバイポーラトランジスタ３がＯＦＦで
第２のバイポーラトランジスタ２と第４のバイポーラト
ランジスタ４がＯＮに、第１（７）ＭＯ３ＦＥＴ５がＯ
Ｎで第２（７）ＭＯ８ＦＥＴ６がＯＦＦになる。このと
き、定電流源８によって流される電流は、第２のバイポ
ーラトランジスタ２と第１のＭＯ８ＦＥＴ５を経由して
流れる。これにより、この場合も、第１のバイポーラト
ランジスタｌと第４のバイポーラトランジスタ４の共通
コレクタ配線１６から取り出される論理出力ＭＡ１はＨ
になる。

以上のようにして、第１の論理人力Ｑ１．「と第２の論
理入力Ｄｉ、ＤＩの論理が一致したときだけ論理出力Ｍ
ＡＩをＬにし、不一致の場合はＭＡＩをＨにする２（１
１！’論理のデータ比較が行なわれる。

上述した回路において注目すべきことは、上述したデー
タの比較動作が、従来のように多段接続された論理ゲー
トによって入力信号を多数の論理素子に順次伝達させな
がら行なわれるのではなくて、入力信号を直接受ける論
理素子すなわち論理人力Ｑｌ、ＱｌおよびＤＩ、Ｄゴに
よって直接導通制御されるバイポーラトランジスタ１〜
４およびＭＯ８ＦＥＴ５．６によって行なわれることで
ある。これにより、信号の多段伝達により遅延の影響を
少なくして、比較動作を高速に行なわせることができる
。これに加えて、第１の差動対および第２の差動対をな
すバイポーラトランジスタｌと２および３と４は、第１
の電源電位Ｖｃｃを基準とする比較的低振幅のＥＣＬレ
ベルで直接導通制御することができる一方、第３の差動
対をなすＦＥＴ５と６は、第２の電源電位ＶＥＥを基準
とする比較的高振幅のＣＭＯ３あるいはＴＴＬレベルで
直接導通制御することができる。これにより、２つの２
値論理データの比較動作を、それぞれの論理レベルが互
いに異なっている場合でも高速に行なわせることができ
るようになる。

第２図は、上述したデータ比較回路を用いて多ビツトデ
ータの比較を行なわせる場合の実施例を示したものであ
って、１０１〜１０４はそれぞれ第１図に示したデータ
比較回路、９ａ〜９ｄとｌＯａ〜ｌｏｄはそれぞれ第１
の論理入力（被比較データ）Ｑｌ、Ｑｌ〜Ｑ４．Ｑ４が
入力される第１の入力配線、１１ａ〜１１ｄと１２ａ〜
１２ｄはそれぞれ第２の論理入力（比較データ）ＤＩ。

百ゴ〜Ｄ４．Ｄ４が入力される第２の入力配線、１３ａ
〜１３ｄはそれぞれ第２の論理出力（比較出力）ＭＡＩ
〜Ｍん４が出力される出力配線である。

この場合、各データ比較回路１０１〜１０４からの論理
出力ＭＡＩ〜ＭＡ４は、バイポーラトランジスタ１１１
〜１１４のエミッタを共通定電流源１１５に接続するこ
とによって構成されるエミッタド・ワイヤード論理によ
って総論理和をとられ、この総論理和が全ビットデータ
の一致検出出力いわゆるビット・パターン・マツチング
出ツノＭＡＴＣＨとして外部端子１３０へ導出されるよ
うになっている。

なお、マツチング出力ＭＡＴＣＨを得るためのワイヤー
ド論理は、コレクタを共通接続することよって形成され
るコレクタド・ワイヤード論理であってもよい。

第３図は、上述したデータ比較回路をＳ　ＲＡＭ（スタ
チックＲＡＭ）内に設けてＴＡＧＲＡＭを構成する場合
の要部における実施例を示す。

同図において、１００は第１図および第２図に示したの
と同様のデータ比較回路、５０は行アドレス５１をデコ
ードする行デコーダ、６０は列アドレス６１をデコード
する列デコーダ、７０は外部からＣＭＯＳレベルで入力
されるデータ（Ｄｉｎ）７１を相補論理信号に振り分け
るデータ入力回路、２００はメモリーセルアレイ、２１
０および２１１はデータ線プルアップ回路、２１２およ
び２１３は列スイッチ、２１４および２１５は共通デー
タ線、２１６は列選択信号、２１７はワード線、２５０
はＭＯ３ＦＥＴ２０１〜２０４および高抵抗負荷回路２
０５，２０６からなるメモリーセル、３００は選択され
たメモリーセル２５０の記憶データを読み取るブリ・セ
ンスアンプ、３５０はブリ・センスアンプ３００の読取
出力３０３．３０４を所定のレベルに増幅して出力する
ポスト・センスアンプ、３６０および３６１はポスト・
センスアンプ３５０から増幅されて出力される記憶読出
データである。

ここで、データ比較回路１００には、第１の論理入力（
被比較データ）Ｑｌ、Ｑｌとして、ポスト・センスアン
プ３５０内の股間すなわちバイポーラトランジスタ３２
０，３２１によって増幅される前のＥ　ＣＬレベルの記
憶読出データが入力される一方、第２の論理入力（比較
データ）Ｄｌ。

ＤＩとして、外部からＣＭＯＳレベルで入力されるデー
タ７１がデータ入力回路７０を介してそのまま入力され
る。この論理レベルの異なる２つのデータの論理状態が
データ比較回路１００によって比較され、この比較結果
がマツチング出力ＭＡＴＣＨとして出力端子１３０へ導
出されるようになっている。

このようにして、レベル変換される前の被比較データを
論理レベルの異なる比較データによって比較処理させる
ことができる。これにより、レベル変換によって生じる
伝達遅延の影響を受けることなく、データの比較動作を
高速で行なわせることができる。したがって、通常の安
価なＳ　ＲＡＭにおいて、高速応答が可能なＴＡＧＲＡ
Ｍを簡単に実現することができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、第１の論理人力Ｑｌ、σゴと第２の論理入力Ｄ
Ｉ、ＤＩは、差動対の一方の入力を基準電位に固定する
ことによって、単相の論理信号にすることもできる。ま
た、第１の共通コレクタ配線１６と第２の共通コレクタ
配線１７の両方に負荷回路を挿入すれば、相補論理信号
による論理出力ＭＡＬを得るようにすることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＴＡＧＲＡＭに適用
した場合について説明したが、それに限定されるもので
はなく、例えば記憶読出データ以外のデジタル・データ
を比較するパターン・マツチングにも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、２つの２値論理データの比較動作を、それぞ
れの論理レベルが互いに異なっている場合でも高速に行
なわせることができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の技術が適用されたデータ比較回路の要
部における一実施例を示す図、第２図は本発明の回路に
よって多ビツトデータの比較を行なわせる場合の実施例
を示す図、第３図は本発明の回路をＳＲＡＭ内に設ける
場合の実施例を示す図である。 １〜４・・・・第１〜第４のバイポーラトランジスタ、
５．６・　第１１第２のＭＯＳ　Ｆ　ＥＴ、７・・・・
負荷回路、８・・・・定電流源、９，１０・・・・第１
の入力配線、１１．１２・・・・第２の入力配線、１３
・・・・出ツノ配線、１４・・・・第２の電源電位配線
（ＶＥＥ）、］　５・・・・第１の電源電位配線（Ｖｃ
ｃ）、１６・・・・第１の共通コレクタ配線、１７・・
・・第２の共通コレクタ配線、Ｑｌ。 Ｑｌ・・・・第１の論理入力、ＤＩ、ＤＩ・・・第２の
論理入力、ＭＡＩ・・・論理出力。 　　Ｏ

Claims (1)

【特許請求の範囲】
1. １、第１のバイポーラトランジスタと第２のバイポーラ
   トランジスタをエミッタ同士で共通接続することにより
   第１の電源電位からの電流を切換通電する第１の差動対
   と、第３のバイポーラトランジスタと第４のバイポーラ
   トランジスタをエミッタ同士で共通接続することにより
   第１の電源電位からの電流を切換通電する第２の差動対
   と、第１の差動対によって切換通電される電流を制御す
   る第１のＦＥＴと、第２の差動対によって切換通電され
   る電流を制御する第２のＦＥＴと、第１のＦＥＴと第２
   のＦＥＴをソース同士で共通接続することにより形成さ
   れる第３の差動対と、第３の差動対によって切換通電さ
   れる電流を第２の電源電位へ流す定電流源と、第１の差
   動対をなす第１のバイポーラトランジスタと第２のバイ
   ポーラトランジスタおよび第２の差動対をなす第３のバ
   イポーラトランジスタと第４のバイポーラトランジスタ
   をそれぞれ第１の論理入力によって相補的に導通制御さ
   せる第１の入力配線と、第３の差動対をなす第１のＦＥ
   Ｔと第２のＦＥＴを第２の論理入力によって相補的に導
   通制御させる第２の入力配線と、第１のバイポーラトラ
   ンジスタと第４のバイポーラトランジスタのコレクタを
   共通接続する第１の共通コレクタ配線と、第２のバイポ
   ーラトランジスタと第３のバイポーラトランジスタのコ
   レクタを共通接続する第２の共通コレクタ配線と、第１
   の共通コレクタ配線と第２の共通コレクタ配線の少なく
   とも一方に介在させられた負荷回路と、この負荷回路か
   ら論理出力を取り出す出力配線とを備えたデータ比較回
   路。