JPS622395B2 - - Google Patents
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- JPS622395B2 JPS622395B2 JP53044506A JP4450678A JPS622395B2 JP S622395 B2 JPS622395 B2 JP S622395B2 JP 53044506 A JP53044506 A JP 53044506A JP 4450678 A JP4450678 A JP 4450678A JP S622395 B2 JPS622395 B2 JP S622395B2
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- transistors
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し特にランダム・
アクセスメモリーに使用するフリツプフロツプ型
センス・アンプ回路に関する。
アクセスメモリーに使用するフリツプフロツプ型
センス・アンプ回路に関する。
メモリICの最近の動向は、蓄積情報の大容量
化及び応答速度のスピードアツプ化にあり、これ
等を達成するために、該メモリICの製造プロセ
スに於いては微細加工技術の進展が計られ、集積
回路の構成に於いては種々の適合した新しい回路
が考えられている。斯くなるメモリICの蓄積情
報の大容量化、又は応答速度のスピードアツプ化
を首尾よく達成するためにはこのような微細加工
技術の進歩と回路の新しい考案が個々別々に達成
されるより、互いに他に影響を与える形で相互補
完的に進められる方が得策である。ダイナミツク
型ランダムアクセスメモリ（ダイナミツクラム）
に於いては特にこのことは顕しい。即ち蓄積情報
の大容量化を計るためには、このダイナミツクラ
ムに於いては該ラムの大部分を占めるメモリセル
部の縮少化が一番有効となる。しかし、この縮少
化が可能となるためには、該縮少化されたメモリ
セルの情報が充分に読みだされ得ることを必要と
する。この小信号の読み出し可能性は、該ラムの
センス・アンプ回路に強く依存している。このよ
うにメモリセル部の面積の縮少化は高感度セン
ス・アンプ回路の設計を必要とするものである。
化及び応答速度のスピードアツプ化にあり、これ
等を達成するために、該メモリICの製造プロセ
スに於いては微細加工技術の進展が計られ、集積
回路の構成に於いては種々の適合した新しい回路
が考えられている。斯くなるメモリICの蓄積情
報の大容量化、又は応答速度のスピードアツプ化
を首尾よく達成するためにはこのような微細加工
技術の進歩と回路の新しい考案が個々別々に達成
されるより、互いに他に影響を与える形で相互補
完的に進められる方が得策である。ダイナミツク
型ランダムアクセスメモリ（ダイナミツクラム）
に於いては特にこのことは顕しい。即ち蓄積情報
の大容量化を計るためには、このダイナミツクラ
ムに於いては該ラムの大部分を占めるメモリセル
部の縮少化が一番有効となる。しかし、この縮少
化が可能となるためには、該縮少化されたメモリ
セルの情報が充分に読みだされ得ることを必要と
する。この小信号の読み出し可能性は、該ラムの
センス・アンプ回路に強く依存している。このよ
うにメモリセル部の面積の縮少化は高感度セン
ス・アンプ回路の設計を必要とするものである。
本発明はこのメモリセルの縮少化に充分に対応
できる高感度用センス・アンプ回路を提供し、蓄
積情報の大容量化を容易にせんとするものであ
る。
できる高感度用センス・アンプ回路を提供し、蓄
積情報の大容量化を容易にせんとするものであ
る。
本発明による半導体集積回路は、この電界効果
トランジスタのゲートとドレイン又はソースとを
交又接続してなるフリツプフロツプ回路と、この
フリツプフロツプ回路の２つの交又接続点と電源
との間にそれぞれ直列に設けられた２つの可変抵
抗手段とを含み、それぞれ可変抵抗手段はそれぞ
れの側における交又接続点の電位が該電源電位に
近い第１の電位のときの抵抗値と、該交又接続点
の電位が該第１の電位よりも該電源電位から隔た
つているときの抵抗値とが異なるようにしたこと
を特徴とする。これにより交又接続点の高電位側
の電位を高くせしめると共に低電位側への電源か
らの電流供給を抑制することができる。
トランジスタのゲートとドレイン又はソースとを
交又接続してなるフリツプフロツプ回路と、この
フリツプフロツプ回路の２つの交又接続点と電源
との間にそれぞれ直列に設けられた２つの可変抵
抗手段とを含み、それぞれ可変抵抗手段はそれぞ
れの側における交又接続点の電位が該電源電位に
近い第１の電位のときの抵抗値と、該交又接続点
の電位が該第１の電位よりも該電源電位から隔た
つているときの抵抗値とが異なるようにしたこと
を特徴とする。これにより交又接続点の高電位側
の電位を高くせしめると共に低電位側への電源か
らの電流供給を抑制することができる。
かかる可変抵抗手段としてはフリツプフロツプ
において交又接続された電界効果トランジスタと
同一導電型の電界効果トランジスタを用い、この
トランジスタのチヤンネルには予めイオン注入技
術等により比較的ソース・ドレイン間に高抵抗を
有するようになし、かつこのトランジスタのゲー
トをこのトランジスタが設けられた側の交又接続
点に接続することにより構成することができる。
また同様にしてデプレシヨン型のトランジスタを
用いても構成できる。この場合このトランジスタ
のゲートは反対側の交又接続点に接続するように
すれば良い。
において交又接続された電界効果トランジスタと
同一導電型の電界効果トランジスタを用い、この
トランジスタのチヤンネルには予めイオン注入技
術等により比較的ソース・ドレイン間に高抵抗を
有するようになし、かつこのトランジスタのゲー
トをこのトランジスタが設けられた側の交又接続
点に接続することにより構成することができる。
また同様にしてデプレシヨン型のトランジスタを
用いても構成できる。この場合このトランジスタ
のゲートは反対側の交又接続点に接続するように
すれば良い。
また本発明では、ビツト線のプリチヤージは、
センスアンプの動作電源よりも低い中間電位で行
なう。よつてビツト線電位の増巾は、低レベル側
のものを単に放電するのみでなく、高レベル側の
ものの電位を上昇させるように行なわれる。
センスアンプの動作電源よりも低い中間電位で行
なう。よつてビツト線電位の増巾は、低レベル側
のものを単に放電するのみでなく、高レベル側の
ものの電位を上昇させるように行なわれる。
本発明によれば、従来のセンス・アンプ回路で
はメモリセルのビツト線の信号を１ケのスウイツ
チングトランジスタで受けていたのに対し２ケの
MOS電界効果トランジスタのゲートで受けるこ
とが可能となりビツト線上の小信号のセンス・ア
ンプ感度が向上する。
はメモリセルのビツト線の信号を１ケのスウイツ
チングトランジスタで受けていたのに対し２ケの
MOS電界効果トランジスタのゲートで受けるこ
とが可能となりビツト線上の小信号のセンス・ア
ンプ感度が向上する。
次に実施例で以つて本発明の詳細な説明を行
う。
う。
以下ＮチヤンネルMOS電界効果トランジスタ
で構成した回路のポジテイブロジツクの場合につ
いて説明するがＰチヤンネルMOS電界効果トラ
ンジスタで構成した回路のネガテイブロジツクの
場合も同様となることに前以つて言及しておく。
で構成した回路のポジテイブロジツクの場合につ
いて説明するがＰチヤンネルMOS電界効果トラ
ンジスタで構成した回路のネガテイブロジツクの
場合も同様となることに前以つて言及しておく。
第１図、第２図を参照して本発明の第１の実施
例を述べる。ここで第１図は本発明回路の１例を
示し、第２図はこの回路に於けるクロツクのタイ
ミングチヤートを示す。第１図に示す如く、
MOS電界効果トランジスタQ7，Q8を含むフリツ
プフロツプ構成のセンス・アンプの左右にビツト
線Ｂ１，Ｂ２をセンスアンプの接点n1，n2で結線
しメモリセル部Ｄとダミーセル部Ｓをビツト線Ｂ
１，Ｂ２にそれぞれつなぐ。ここでメモリ・セル
部Ｄは電源電圧ＶDDに接続された蓄積容量部C1
と、情報移送用MOSトランジスタQ1及びゲート
信号線（ワード線）ΦW1で構成し、ダミーセル部
Ｓは電源電圧ＶDDに接続された蓄積容量部C2と
情報移送用MOSトランジスタQ2とダミーセル用
ワード線ΦW2及びレフアレンスレベル保障用
MOS電界効果トランジスタQ3とゲート信号線Φ
ｄで構成する。この時ブレチヤージ時のレフアレ
ンス・レベルはＶPとする。このＶPは第２図から
明らかなように電源ＶDDよりも値の小さい中間電
位である。又ビツト線Ｂ１，Ｂ２へのプレチヤー
ジはMOS電界効果トランジスタQ4，Q5で以つて
ＶP電位で行う、この時のゲート入力信号をΦPと
する。斯くしたビツト線Ｂ１，Ｂ２はセンス・ア
ンプ回路部でクロス・カツプリングトランジスタ
Q6で接続しゲート信号をΦCとし、該ビツト線Ｂ
１，Ｂ２は接点n1，n2からフリツプフロツプ型セ
ンス・アンプのスウイツチングトランジスタ
Q7，Q8のゲートへ接続すると共に接点n1，n2は
該スウイツチングトランジスタQ8，Q7のドレイ
ン領域に接続される。又該接点n1，n2は前記
MOSトランジスタQ8，Q7にそれぞれ直列に接続
されたMOSトランジスタQ10，Q9のソース領域と
なる。該MOSトランジスタQ10，Q9のゲート信号
をΦLとする。又該負荷MOSトランジスタQ10，
Q9に対しそれぞれ直列にMOSトランジスタQ11，
Q12を結線し該MOSトランジスタQ11，Q12のドレ
イン領域ＶDDにつなぐ。ここでこのトランジスタ
Q11，Q12のチヤンネル領域は予めイオン注入技
術等によりＮ型の不純物がこのチヤンネル領域に
比較的高抵抗を与えるように注入されている。
尚、MOSトランジスタQ11，Q12のゲート電極は
それぞれのビツト線Ｂ１，Ｂ２に接続しておく。
斯くしてビツト線Ｂ１，Ｂ２の信号はそれぞれ
MOSトランジスタQ7，Q11及びQ8，Q12の２ケづ
つのゲートで受信することが可能となる。
例を述べる。ここで第１図は本発明回路の１例を
示し、第２図はこの回路に於けるクロツクのタイ
ミングチヤートを示す。第１図に示す如く、
MOS電界効果トランジスタQ7，Q8を含むフリツ
プフロツプ構成のセンス・アンプの左右にビツト
線Ｂ１，Ｂ２をセンスアンプの接点n1，n2で結線
しメモリセル部Ｄとダミーセル部Ｓをビツト線Ｂ
１，Ｂ２にそれぞれつなぐ。ここでメモリ・セル
部Ｄは電源電圧ＶDDに接続された蓄積容量部C1
と、情報移送用MOSトランジスタQ1及びゲート
信号線（ワード線）ΦW1で構成し、ダミーセル部
Ｓは電源電圧ＶDDに接続された蓄積容量部C2と
情報移送用MOSトランジスタQ2とダミーセル用
ワード線ΦW2及びレフアレンスレベル保障用
MOS電界効果トランジスタQ3とゲート信号線Φ
ｄで構成する。この時ブレチヤージ時のレフアレ
ンス・レベルはＶPとする。このＶPは第２図から
明らかなように電源ＶDDよりも値の小さい中間電
位である。又ビツト線Ｂ１，Ｂ２へのプレチヤー
ジはMOS電界効果トランジスタQ4，Q5で以つて
ＶP電位で行う、この時のゲート入力信号をΦPと
する。斯くしたビツト線Ｂ１，Ｂ２はセンス・ア
ンプ回路部でクロス・カツプリングトランジスタ
Q6で接続しゲート信号をΦCとし、該ビツト線Ｂ
１，Ｂ２は接点n1，n2からフリツプフロツプ型セ
ンス・アンプのスウイツチングトランジスタ
Q7，Q8のゲートへ接続すると共に接点n1，n2は
該スウイツチングトランジスタQ8，Q7のドレイ
ン領域に接続される。又該接点n1，n2は前記
MOSトランジスタQ8，Q7にそれぞれ直列に接続
されたMOSトランジスタQ10，Q9のソース領域と
なる。該MOSトランジスタQ10，Q9のゲート信号
をΦLとする。又該負荷MOSトランジスタQ10，
Q9に対しそれぞれ直列にMOSトランジスタQ11，
Q12を結線し該MOSトランジスタQ11，Q12のドレ
イン領域ＶDDにつなぐ。ここでこのトランジスタ
Q11，Q12のチヤンネル領域は予めイオン注入技
術等によりＮ型の不純物がこのチヤンネル領域に
比較的高抵抗を与えるように注入されている。
尚、MOSトランジスタQ11，Q12のゲート電極は
それぞれのビツト線Ｂ１，Ｂ２に接続しておく。
斯くしてビツト線Ｂ１，Ｂ２の信号はそれぞれ
MOSトランジスタQ7，Q11及びQ8，Q12の２ケづ
つのゲートで受信することが可能となる。
以上のあと、該センス・アンプ回路では、スウ
イツチングトランジスタQ7，Q8のソース側をト
ランジスタQ13のドレイン側に接続し該トランジ
スタQ13のソース側を接地する。このときのゲー
ト信号をΦEとする。斯くして本実施例の回路構
成は完結される。次に本センス・アンプ回路の動
作方法に関し第２図のクロツクタイミングチヤー
トを基に説明する。第２図の記号Do（ｏ）は
ビツト線Ｂ１又はＢ２の電圧を示すものとし、他
の記号は第１図に示したものと同一とする。本回
路における情報の読み出しは、はじめクロツク信
号ΦPΦCを高電位にしMOS電界効果トランジス
タQ4，Q5及びQ6を“ON”状態にしビツト線Ｂ
１，Ｂ２及びセンスアンプ部をプレチヤージした
後、上記ΦP，ΦCのクロツク信号を低電位にし
MOS電界効果トランジスタQ4，Q5，Q6を
“OFF”にする。次にクロツク信号ΦW1，ΦW2を
高電位にし情報蓄積されたメモリセルＤの情報小
信号をビツト線Ｂ１に取り出すと共に、上記ダミ
ーセル部Ｓとビツト線Ｂ２をMOS電界効果トラ
ンジスタQ2を通して導通状態とする。斯くして
ビツト線Ｂ１，Ｂ２の電位は第２図のD0で示す
電位のα状態の如く僅かの電位差を生じる。次に
上記クロツク信号ΦW1，ΦW2は高電位のままにク
ロツク信号ΦL，ΦEを高電位にする。斯くするこ
とにより僅かに生じたビツト線Ｂ１，Ｂ２間の電
位差は、第２図D0のβ状態を経過し完全に両者
の電位差が生じるγ状態となり情報の読み出しが
可能となる。ここで本発明に於いては、第１図の
如くビツト線Ｂ１，Ｂ２をMOS電界効果トラン
ジスタQ11，Q12のゲート電極に接続しているた
め、両ビツト線間に生じる電位差がフリツプフロ
ツプ型センス・アンプ部の該MOS電界効果トラ
ンジスタQ11，Q12を通じる電流の差を生ぜしめ
る。即ちビツト線電位の高い程デイプレシヨン型
MOS電界効果トランジスタQ11（又はQ12）を通る
電流が増加し接点n1（又n2）の電位がより増加す
るかくして接点n1，n2の電位差はMOS電界効果
トランジスタQ11，Q12を通してフイードバツク
され接点n1，n2間により大きな電位差を生じる。
又ここでMOS電界効果トランジスタQ11，Q12の
負の閾値電圧を0V近くにとれば、センス・アン
プの動作時流れる直流的電流を減少でき、セン
ス・アンプ部の消費パワーを顕しく減少すること
も可能となる。次に情報の書き込みは、前記情報
の読み出し動作と同様にセンス・アンプ部を作動
させて行うことができる。但しこのとき情報信号
は外部からビツト線Ｂ１，Ｂ２に適当な回路で以
つて与える。
イツチングトランジスタQ7，Q8のソース側をト
ランジスタQ13のドレイン側に接続し該トランジ
スタQ13のソース側を接地する。このときのゲー
ト信号をΦEとする。斯くして本実施例の回路構
成は完結される。次に本センス・アンプ回路の動
作方法に関し第２図のクロツクタイミングチヤー
トを基に説明する。第２図の記号Do（ｏ）は
ビツト線Ｂ１又はＢ２の電圧を示すものとし、他
の記号は第１図に示したものと同一とする。本回
路における情報の読み出しは、はじめクロツク信
号ΦPΦCを高電位にしMOS電界効果トランジス
タQ4，Q5及びQ6を“ON”状態にしビツト線Ｂ
１，Ｂ２及びセンスアンプ部をプレチヤージした
後、上記ΦP，ΦCのクロツク信号を低電位にし
MOS電界効果トランジスタQ4，Q5，Q6を
“OFF”にする。次にクロツク信号ΦW1，ΦW2を
高電位にし情報蓄積されたメモリセルＤの情報小
信号をビツト線Ｂ１に取り出すと共に、上記ダミ
ーセル部Ｓとビツト線Ｂ２をMOS電界効果トラ
ンジスタQ2を通して導通状態とする。斯くして
ビツト線Ｂ１，Ｂ２の電位は第２図のD0で示す
電位のα状態の如く僅かの電位差を生じる。次に
上記クロツク信号ΦW1，ΦW2は高電位のままにク
ロツク信号ΦL，ΦEを高電位にする。斯くするこ
とにより僅かに生じたビツト線Ｂ１，Ｂ２間の電
位差は、第２図D0のβ状態を経過し完全に両者
の電位差が生じるγ状態となり情報の読み出しが
可能となる。ここで本発明に於いては、第１図の
如くビツト線Ｂ１，Ｂ２をMOS電界効果トラン
ジスタQ11，Q12のゲート電極に接続しているた
め、両ビツト線間に生じる電位差がフリツプフロ
ツプ型センス・アンプ部の該MOS電界効果トラ
ンジスタQ11，Q12を通じる電流の差を生ぜしめ
る。即ちビツト線電位の高い程デイプレシヨン型
MOS電界効果トランジスタQ11（又はQ12）を通る
電流が増加し接点n1（又n2）の電位がより増加す
るかくして接点n1，n2の電位差はMOS電界効果
トランジスタQ11，Q12を通してフイードバツク
され接点n1，n2間により大きな電位差を生じる。
又ここでMOS電界効果トランジスタQ11，Q12の
負の閾値電圧を0V近くにとれば、センス・アン
プの動作時流れる直流的電流を減少でき、セン
ス・アンプ部の消費パワーを顕しく減少すること
も可能となる。次に情報の書き込みは、前記情報
の読み出し動作と同様にセンス・アンプ部を作動
させて行うことができる。但しこのとき情報信号
は外部からビツト線Ｂ１，Ｂ２に適当な回路で以
つて与える。
次に参考例を第３図、４図を基に説明する。こ
こで第１の実施例と同様第３図が本発明の構成回
路、第４図がそのタイミングクロツクチヤートで
ある。ビツト線Ｂ１′，Ｂ２′にそれぞれメモリセ
ル部D′、ダミーセル部S′を図の如く接続する。こ
こで同D′，S′部の回路構成や第１の実施例の場合
と同様である。但し、ダミーセル部のレフアレン
ス電圧レベルは接地電位とする。又フリツプフロ
ツプ型のセンスアンプ回路は、ビツト線Ｂ１′，
Ｂ２′にそれぞれゲート電極を通して接続され、
チヤンネル領域に高抵抗を与えるようにｎ型不純
物の注入されたMOS電界効果トランジスタ
Q11′，Q12′これ等と直列に接続されたMOS電界効
果トランジスタQ10′，Q9′スウイツチング用MOS
電界効果トランジスタQ8′，Q7′クロスカツプリン
グ用MOS電界効果トランジスタQ6′で構成しこの
ときのクロツク信号ΦL′，ΦC′とする。又接点
n3′はMOS電界効果トランジスタQ13′クロツク信
号ΦE′で以つて接地点におとす。更に接点n3′は
MOS電界効果トランジスタQ14′クロツク信号Φ
P′で以つて電源ＶDに接続する。該MOS電界効果
トランジスタQ14′は接点n3′部のプレチヤージ用
のトランジスタである。次にこのセンス・アンプ
回路の動作方法に関し第４図のタイミングクロツ
クチヤートで説明する。ここでのクロツク信号記
号は第３図のものと同一とする。メモリセル部の
蓄積情報の読み出しは、初めクロツク信号ΦP′，
ΦC′，ΦL′の電位を高いレベルにしビツト線Ｂ
１′，Ｂ２′，接点n3′をMOS電界効果トランジス
タQ6′，Q9′，Q10′，Q14′を通して電源電圧ＶDに
プレチヤージする。この時MOS電界効果トラン
ジスタQ11′，Q12′を除く他のトランジスタは
“OFF”状態になつている。次に該クロツク信号
ΦP′，ΦC′，ΦL′を低電圧レベルにしMOS電界
効果トランジスタQ6′，Q9′，Q10′，Q14′を
“OFF”状態にすると共に、メモリセル用ワード
線クロツクΦW1′、ダミーセル用ワード線クロツ
クΦW2′を高電圧にし第１の実施例と同様ビツト
線Ｂ１′，Ｂ２′にDo′のα′部の如き小電圧差を
生ぜしめる。引き続きクロツク信号ΦL′，ΦE′を
高電圧レベルにすればビツト線Ｂ１′，Ｂ２，の
電圧差はβ′部を経てγ′部になる。ここで情報の
読み出しが可能となる。この第２の実施例の場合
のMOS電界効果トランジスタQ11′，Q12′の効果は
第１の実施例の述べた如くである。但しこの場合
プレチヤージ電圧が一般に高いため上記MOS電
界効果トランジスタによるビツト線間電圧差への
フイードバツク効果は参考例の場合より顕著であ
る。
こで第１の実施例と同様第３図が本発明の構成回
路、第４図がそのタイミングクロツクチヤートで
ある。ビツト線Ｂ１′，Ｂ２′にそれぞれメモリセ
ル部D′、ダミーセル部S′を図の如く接続する。こ
こで同D′，S′部の回路構成や第１の実施例の場合
と同様である。但し、ダミーセル部のレフアレン
ス電圧レベルは接地電位とする。又フリツプフロ
ツプ型のセンスアンプ回路は、ビツト線Ｂ１′，
Ｂ２′にそれぞれゲート電極を通して接続され、
チヤンネル領域に高抵抗を与えるようにｎ型不純
物の注入されたMOS電界効果トランジスタ
Q11′，Q12′これ等と直列に接続されたMOS電界効
果トランジスタQ10′，Q9′スウイツチング用MOS
電界効果トランジスタQ8′，Q7′クロスカツプリン
グ用MOS電界効果トランジスタQ6′で構成しこの
ときのクロツク信号ΦL′，ΦC′とする。又接点
n3′はMOS電界効果トランジスタQ13′クロツク信
号ΦE′で以つて接地点におとす。更に接点n3′は
MOS電界効果トランジスタQ14′クロツク信号Φ
P′で以つて電源ＶDに接続する。該MOS電界効果
トランジスタQ14′は接点n3′部のプレチヤージ用
のトランジスタである。次にこのセンス・アンプ
回路の動作方法に関し第４図のタイミングクロツ
クチヤートで説明する。ここでのクロツク信号記
号は第３図のものと同一とする。メモリセル部の
蓄積情報の読み出しは、初めクロツク信号ΦP′，
ΦC′，ΦL′の電位を高いレベルにしビツト線Ｂ
１′，Ｂ２′，接点n3′をMOS電界効果トランジス
タQ6′，Q9′，Q10′，Q14′を通して電源電圧ＶDに
プレチヤージする。この時MOS電界効果トラン
ジスタQ11′，Q12′を除く他のトランジスタは
“OFF”状態になつている。次に該クロツク信号
ΦP′，ΦC′，ΦL′を低電圧レベルにしMOS電界
効果トランジスタQ6′，Q9′，Q10′，Q14′を
“OFF”状態にすると共に、メモリセル用ワード
線クロツクΦW1′、ダミーセル用ワード線クロツ
クΦW2′を高電圧にし第１の実施例と同様ビツト
線Ｂ１′，Ｂ２′にDo′のα′部の如き小電圧差を
生ぜしめる。引き続きクロツク信号ΦL′，ΦE′を
高電圧レベルにすればビツト線Ｂ１′，Ｂ２，の
電圧差はβ′部を経てγ′部になる。ここで情報の
読み出しが可能となる。この第２の実施例の場合
のMOS電界効果トランジスタQ11′，Q12′の効果は
第１の実施例の述べた如くである。但しこの場合
プレチヤージ電圧が一般に高いため上記MOS電
界効果トランジスタによるビツト線間電圧差への
フイードバツク効果は参考例の場合より顕著であ
る。
又本実施例に於ける情報のモリセル部への書き
込み方法は、情報の読み出し時のセンスアンプ部
の作動と同様の作動を行い、書き込むべき情報を
適当な回路を通して外部から書き込めばよい。
込み方法は、情報の読み出し時のセンスアンプ部
の作動と同様の作動を行い、書き込むべき情報を
適当な回路を通して外部から書き込めばよい。
以上本発明をＮチヤンネルのトランジスタを用
いた場合について説明してきたが、本発明はＰチ
ヤンネルトランジスタにも同様に適用しうること
は言うまでもない。また第２の実施例も第３の実
施例の如くデプレシヨン型トランジスタを用いて
構成しうることも明らかである。
いた場合について説明してきたが、本発明はＰチ
ヤンネルトランジスタにも同様に適用しうること
は言うまでもない。また第２の実施例も第３の実
施例の如くデプレシヨン型トランジスタを用いて
構成しうることも明らかである。
第１図は本発明の第１実施例を示す回路図、第
２図は第１実施例に於ける動作タイミングクロツ
クチヤート、第３図は本発明の参考例を示す回路
図、第４図は第２実施例に於ける本発明の動作タ
イミングクロツクチヤートである。 Q1……メモリセル部トランスフアトランジス
タ、Q2……ダミーセル部トランスフアトランジ
スタ、Q3……ダミーセル部プレチヤージ用トラ
ンジスタ、Q4；Q5……ビツト線プレチヤージ用
トランジスタ、Q6……クロスカツプリング用ト
ランジスタ、Q7，Q8……スウイツチング用トラ
ンジスタ、Q9，Q10……負荷側トランジスタ、
Q11，Q12……デイプレシヨン型MOSトランジス
タ、Q13……ラツチ用トランジスタ、ΦC……ク
ロスカツプリング用信号クロツク、Φｄ……ダミ
ーセル部プレチヤージ用信号クロツク、ΦE……
ラツチ用信号クロツク、ΦL……負荷側トランジ
スタ信号クロツク、ΦP……ビツト線プレチヤー
ジ用信号クロツク、ΦW1……ワード線信号クロツ
ク、ΦW2……ダミー用ワード線信号クロツク、Ｂ
１，Ｂ２……ビツト線、n1，n2……ビツト線部接
点、C1，C2……情報蓄積部、ＶP……プレチヤー
ジ電圧、ＶDD……電源電圧。
２図は第１実施例に於ける動作タイミングクロツ
クチヤート、第３図は本発明の参考例を示す回路
図、第４図は第２実施例に於ける本発明の動作タ
イミングクロツクチヤートである。 Q1……メモリセル部トランスフアトランジス
タ、Q2……ダミーセル部トランスフアトランジ
スタ、Q3……ダミーセル部プレチヤージ用トラ
ンジスタ、Q4；Q5……ビツト線プレチヤージ用
トランジスタ、Q6……クロスカツプリング用ト
ランジスタ、Q7，Q8……スウイツチング用トラ
ンジスタ、Q9，Q10……負荷側トランジスタ、
Q11，Q12……デイプレシヨン型MOSトランジス
タ、Q13……ラツチ用トランジスタ、ΦC……ク
ロスカツプリング用信号クロツク、Φｄ……ダミ
ーセル部プレチヤージ用信号クロツク、ΦE……
ラツチ用信号クロツク、ΦL……負荷側トランジ
スタ信号クロツク、ΦP……ビツト線プレチヤー
ジ用信号クロツク、ΦW1……ワード線信号クロツ
ク、ΦW2……ダミー用ワード線信号クロツク、Ｂ
１，Ｂ２……ビツト線、n1，n2……ビツト線部接
点、C1，C2……情報蓄積部、ＶP……プレチヤー
ジ電圧、ＶDD……電源電圧。
Claims (1)
- １ それぞれビツト線に接続される第１と第２の
節点で交叉接続されたエンハンスメント型の第１
および第２の電界効果トランジスタからなるフリ
ツプフロツプ回路と、ソース（又はドレイン）が
前記第１および第２の節点にそれぞれ接続したエ
ンハンスメント型の第３および第４の電界効果ト
ランジスタと、ドレイン（又はソース）に電源が
印加され、ソース（又はドレイン）が前記第３お
よび第４のトランジスタのドレイン（又はソー
ス）にそれぞれ接続され、ゲートがそれぞれ該第
１および第２の節点に直接接続されたデプレツシ
ヨン型の第５および第６のトランジスタと、前記
ビツト線を前記電源よりも値の小さい中間電位に
充電する手段とを有し、該フリツプフロツプ回路
の増巾動作時に該第３および第４のトランジスタ
を導通させるようにしたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4450678A JPS54136240A (en) | 1978-04-14 | 1978-04-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4450678A JPS54136240A (en) | 1978-04-14 | 1978-04-14 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54136240A JPS54136240A (en) | 1979-10-23 |
| JPS622395B2 true JPS622395B2 (ja) | 1987-01-19 |
Family
ID=12693427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4450678A Granted JPS54136240A (en) | 1978-04-14 | 1978-04-14 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54136240A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831278B2 (ja) * | 1981-03-09 | 1996-03-27 | 富士通株式会社 | メモリ回路 |
| JPH0743938B2 (ja) * | 1985-10-09 | 1995-05-15 | 日本電気株式会社 | 差動増幅器 |
-
1978
- 1978-04-14 JP JP4450678A patent/JPS54136240A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54136240A (en) | 1979-10-23 |
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