JPH01130619A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH01130619A JPH01130619A JP62289773A JP28977387A JPH01130619A JP H01130619 A JPH01130619 A JP H01130619A JP 62289773 A JP62289773 A JP 62289773A JP 28977387 A JP28977387 A JP 28977387A JP H01130619 A JPH01130619 A JP H01130619A
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- Japan
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- amplifier circuit
- voltage
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- sense amplifier
- circuit
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 230000007423 decrease Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］ ５
（産業上の利用分野）
この発明はスタティック型メモリで使用されるセンスア
ンプ回路に関する。
ンプ回路に関する。
（従来の技術）
スタティック型メモリではセンスアンプとして動作マー
ジンを広くとることができる差動型センスアンプが使用
される゛。この差動型センスアンプでは、負荷側とドラ
イバー側のインピーダンスとのバランスが重要であり、
このバランスを維持するのに通常負荷側はカレントミラ
ー型にするのが一般的である。
ジンを広くとることができる差動型センスアンプが使用
される゛。この差動型センスアンプでは、負荷側とドラ
イバー側のインピーダンスとのバランスが重要であり、
このバランスを維持するのに通常負荷側はカレントミラ
ー型にするのが一般的である。
第４図にスタティック型メモリで使用される従来のセン
スアンプ回路を示す。電源電圧Ｖｃｃには２個のＰチャ
ネルＭＯＳトランジスタＰ１１、ＰＩ３のソースが接続
されている。このトランジスタＰ１１、ＰＩ３のゲート
は共通接続され、一方のトランジスタＰ１２のゲート、
ドレイン間が短絡されており、両トランジスタＰ１１、
ＰＩ３はカレントミラー回路を構成している。また、ト
ランジスタＰ１１、ＰＩ３のドレインはそれぞれＮチャ
ネルＭＯＳトランジスタＮ１１、Ｎ１２のドレインに接
続されている。このトランジスタＮ１１、Ｎ１２のソー
スは共通接続され、その共通接続点には、ソースがアー
ス電位Ｖｅｓに、ゲートがＶｃｃに接続された定電流源
用のＮチャネルトランジスタＮ１３のドレインが接続さ
れている。トランジスタＮ１１、Ｎ１２のゲートにｉｆ
それぞれメモリセルからの読出し信号電圧＄１、Ｓ２が
入力される。また、トランジスタＰ１１、Ｎ１１の両ド
レインの接続点からは検出信号電圧０１が出力される。
スアンプ回路を示す。電源電圧Ｖｃｃには２個のＰチャ
ネルＭＯＳトランジスタＰ１１、ＰＩ３のソースが接続
されている。このトランジスタＰ１１、ＰＩ３のゲート
は共通接続され、一方のトランジスタＰ１２のゲート、
ドレイン間が短絡されており、両トランジスタＰ１１、
ＰＩ３はカレントミラー回路を構成している。また、ト
ランジスタＰ１１、ＰＩ３のドレインはそれぞれＮチャ
ネルＭＯＳトランジスタＮ１１、Ｎ１２のドレインに接
続されている。このトランジスタＮ１１、Ｎ１２のソー
スは共通接続され、その共通接続点には、ソースがアー
ス電位Ｖｅｓに、ゲートがＶｃｃに接続された定電流源
用のＮチャネルトランジスタＮ１３のドレインが接続さ
れている。トランジスタＮ１１、Ｎ１２のゲートにｉｆ
それぞれメモリセルからの読出し信号電圧＄１、Ｓ２が
入力される。また、トランジスタＰ１１、Ｎ１１の両ド
レインの接続点からは検出信号電圧０１が出力される。
第５図（ａ）、（１））は上記構成でなる差動型センス
アンプ回路の入出力特性曲線図である。スタティック型
メモリの特性により、メモリセルからデータが読み出さ
れる前は入力信号電圧Ｓ１、Ｓ２は同一レベルであり、
データ読み出し後に＄１、Ｓ２のいずれか一方が始めの
電圧から低下する。例えば、入力信号電圧Ｓ２が低下し
たとすると、出力信号電圧０１は第５図（ａ）に示すよ
うに始めの電圧から低下し、他方、入力信号電圧Ｓ１が
低下した時に出力信号電圧ｏ１は第５図（ｂ）に示すよ
うに始めの電圧から上昇する。
アンプ回路の入出力特性曲線図である。スタティック型
メモリの特性により、メモリセルからデータが読み出さ
れる前は入力信号電圧Ｓ１、Ｓ２は同一レベルであり、
データ読み出し後に＄１、Ｓ２のいずれか一方が始めの
電圧から低下する。例えば、入力信号電圧Ｓ２が低下し
たとすると、出力信号電圧０１は第５図（ａ）に示すよ
うに始めの電圧から低下し、他方、入力信号電圧Ｓ１が
低下した時に出力信号電圧ｏ１は第５図（ｂ）に示すよ
うに始めの電圧から上昇する。
ところで上記従来の差動型センスアンプ回路では、入力
信号電圧Ｓ１、Ｓ２それぞれに対する感度が異なるとい
う問題がある。すなわち、入力信号電圧Ｓ１、Ｓ２が低
下する時の出力信号電圧０．１の電圧変化速度が異なる
。このようなセンスアンプ回路の出力は出力゛バラフッ
回路を介して外部に検出データとして出力されており、
１”レベル読み出しと“０″レベル読み出しの場合とで
出力バッフ７回路の入力電圧゛の立ち上がり、立ち下が
りの速度が異なることにより、アクセスタイムが異なっ
てくるという問題がある。
信号電圧Ｓ１、Ｓ２それぞれに対する感度が異なるとい
う問題がある。すなわち、入力信号電圧Ｓ１、Ｓ２が低
下する時の出力信号電圧０．１の電圧変化速度が異なる
。このようなセンスアンプ回路の出力は出力゛バラフッ
回路を介して外部に検出データとして出力されており、
１”レベル読み出しと“０″レベル読み出しの場合とで
出力バッフ７回路の入力電圧゛の立ち上がり、立ち下が
りの速度が異なることにより、アクセスタイムが異なっ
てくるという問題がある。
そこでさらに従来では、このような問題を解消するため
、第６図に示すような構成のセンスアンプ回路を使用し
ている。これは第３図と同様な構成の差動型センスアン
プＡを２個用い、一方のＡ１ではＮチャネルＭＯＳトラ
ンジスタＮ１１、Ｎ１２のゲートにそれぞれ入力信号電
圧Ｓ１、Ｓ２を供給し、出力信号電圧として０１を得る
ようにしたものであり、他方のＡ２ではＮチャネルＭＯ
ＳトランジスタＮ１１、Ｎ１２のゲートにそれぞれ入力
信号電圧Ｓ２、Ｓｌを供給し、出力信号電圧として０２
を得るようにしたものである。このような構成にすれば
、第７図（ａ）、（ｂ）の入出力特性曲線図で示すよう
に入力信号電圧Ｓ１、Ｓ２のいずれが低下しても出力信
号電圧０１、Ｏ２の電圧変化適度は同じになる。この場
合の出力バッフ７回路は０１．０２との差に基づいてデ
ータを出力する差動型のものを使用することができ、ア
クセスタイムの向上が図れる。
、第６図に示すような構成のセンスアンプ回路を使用し
ている。これは第３図と同様な構成の差動型センスアン
プＡを２個用い、一方のＡ１ではＮチャネルＭＯＳトラ
ンジスタＮ１１、Ｎ１２のゲートにそれぞれ入力信号電
圧Ｓ１、Ｓ２を供給し、出力信号電圧として０１を得る
ようにしたものであり、他方のＡ２ではＮチャネルＭＯ
ＳトランジスタＮ１１、Ｎ１２のゲートにそれぞれ入力
信号電圧Ｓ２、Ｓｌを供給し、出力信号電圧として０２
を得るようにしたものである。このような構成にすれば
、第７図（ａ）、（ｂ）の入出力特性曲線図で示すよう
に入力信号電圧Ｓ１、Ｓ２のいずれが低下しても出力信
号電圧０１、Ｏ２の電圧変化適度は同じになる。この場
合の出力バッフ７回路は０１．０２との差に基づいてデ
ータを出力する差動型のものを使用することができ、ア
クセスタイムの向上が図れる。
しかし、第６図のものではセンスアンプ回路が２回路必
要であるため、集積化する際にその占有面積が広（なり
、かつ消費電力も増大する。
要であるため、集積化する際にその占有面積が広（なり
、かつ消費電力も増大する。
（発明が解決しようとする問題点）
カレントミラー回路を負荷としていた従来のセンスアン
プ回路では２人力信号電圧ののそれぞれに対する感度が
異なるという問題があり、さらにカレントミラー回路を
負荷として用いたセンスアンプ回路を２回路用いるもの
では集積化する際の占有面積の増大と消費電力の増大が
問題となっている。この発明は上記事情を考慮してなさ
れたもので、その目的は、占有面積、消費電力を増大さ
せずに出力信号の電圧変化速度がいずれも等しいセンス
アンプ回路を提供することにある。
プ回路では２人力信号電圧ののそれぞれに対する感度が
異なるという問題があり、さらにカレントミラー回路を
負荷として用いたセンスアンプ回路を２回路用いるもの
では集積化する際の占有面積の増大と消費電力の増大が
問題となっている。この発明は上記事情を考慮してなさ
れたもので、その目的は、占有面積、消費電力を増大さ
せずに出力信号の電圧変化速度がいずれも等しいセンス
アンプ回路を提供することにある。
［発明の構成］
、 （問題点を解決するための手段）
この発明のセンスアンプ回路は、それぞれの一端が第１
の電位に接続され、ゲートが共通接続されている第１導
電型の第１、第２のＭＯＳトランジスタ、及びこの第１
、第２のＭＯＳトランジスタそれぞれの他端にそれぞれ
の一端が接続され、それぞれのゲートに信号電圧が供給
される第２導電型の第３、第４のＭＯＳトランジスタと
からなり、第３と第４のＭＯＳトランジスタそれぞれの
他端は共通接続されて第２の電位に結合され、第１と第
３のＭＯＳトランジスタの接続点及び第２と第４のＭＯ
Ｓトランジスタの接続点から電圧を出力するように構成
された差動型増幅回路と、第１の電位に一端゛が接続さ
れ、他端とゲートが接続された第１導電型の第５のＭＯ
Ｓトランジスタ、及びこの第５のＭＯＳトランジスタの
他端に一端が接続され他端が第２の電位に結合され、ゲ
ートに一定電圧が供給された第２導電型の第６のＭＯＳ
トランジスタとからなり、上記第５のＭＯＳトランジス
タの他端の電位が、上記第１、第２のＭＯＳトランジス
タの各ゲートに供給される電位発生回路左から構成され
る。
の電位に接続され、ゲートが共通接続されている第１導
電型の第１、第２のＭＯＳトランジスタ、及びこの第１
、第２のＭＯＳトランジスタそれぞれの他端にそれぞれ
の一端が接続され、それぞれのゲートに信号電圧が供給
される第２導電型の第３、第４のＭＯＳトランジスタと
からなり、第３と第４のＭＯＳトランジスタそれぞれの
他端は共通接続されて第２の電位に結合され、第１と第
３のＭＯＳトランジスタの接続点及び第２と第４のＭＯ
Ｓトランジスタの接続点から電圧を出力するように構成
された差動型増幅回路と、第１の電位に一端゛が接続さ
れ、他端とゲートが接続された第１導電型の第５のＭＯ
Ｓトランジスタ、及びこの第５のＭＯＳトランジスタの
他端に一端が接続され他端が第２の電位に結合され、ゲ
ートに一定電圧が供給された第２導電型の第６のＭＯＳ
トランジスタとからなり、上記第５のＭＯＳトランジス
タの他端の電位が、上記第１、第２のＭＯＳトランジス
タの各ゲートに供給される電位発生回路左から構成され
る。
（作用）
差動増幅回路内の負荷を構成する第１と第２のＭＯＳト
ランジスタのゲートには、電位発生回路により、ドライ
バー側の第３と第４のＭＯＳトランジスタのゲートの信
号電圧の初期値と等しい値の電圧か供給される。これに
より、どちらの入力信号電圧が低下しても出力信号電圧
の電圧変化速度は同じとなる。
ランジスタのゲートには、電位発生回路により、ドライ
バー側の第３と第４のＭＯＳトランジスタのゲートの信
号電圧の初期値と等しい値の電圧か供給される。これに
より、どちらの入力信号電圧が低下しても出力信号電圧
の電圧変化速度は同じとなる。
（実施例）
以下、この発明の一実施例を図面を参照して説明する。
第１図はこの発明に係るセンスアンプ回路の一実施例の
構成を示す回路図である。電源電圧Ｖｃｃには２個のＰ
チャネルＭＯＳトランジスタＰ１、Ｐ２のソースが接続
されている。このトランジスタＰｉ、Ｐ２のゲートは共
通接続され、それぞれのドレインはそれぞれＮチャネル
ＭＯＳトランジスタＮ１、Ｎ２のドレインに接続されて
いる、。このトランジスタＮ１、Ｎ２のソースは共通接
続され、その共通接続点には、ソースがアース電位Ｖｓ
ｓに、ゲートがＶｃｃに接続されたＮチャネルトランジ
スタＮ３のドレインが接続されている。トランジスタＮ
１、Ｎ２のゲートにはそれぞれメモリセルからの読み出
し信号電圧Ｓ１、Ｓ２が入力される。また、トランジス
タＰ１、Ｎ１の両ドレインの接続点からは一方の検出信
号電圧０１が、トランジスタＰ２、Ｎ２の両ドレインの
接続点からは他方の検出信号電圧０２がそれぞれ出力さ
れる。このようにして差動型増幅回路１が構成されてい
る。
構成を示す回路図である。電源電圧Ｖｃｃには２個のＰ
チャネルＭＯＳトランジスタＰ１、Ｐ２のソースが接続
されている。このトランジスタＰｉ、Ｐ２のゲートは共
通接続され、それぞれのドレインはそれぞれＮチャネル
ＭＯＳトランジスタＮ１、Ｎ２のドレインに接続されて
いる、。このトランジスタＮ１、Ｎ２のソースは共通接
続され、その共通接続点には、ソースがアース電位Ｖｓ
ｓに、ゲートがＶｃｃに接続されたＮチャネルトランジ
スタＮ３のドレインが接続されている。トランジスタＮ
１、Ｎ２のゲートにはそれぞれメモリセルからの読み出
し信号電圧Ｓ１、Ｓ２が入力される。また、トランジス
タＰ１、Ｎ１の両ドレインの接続点からは一方の検出信
号電圧０１が、トランジスタＰ２、Ｎ２の両ドレインの
接続点からは他方の検出信号電圧０２がそれぞれ出力さ
れる。このようにして差動型増幅回路１が構成されてい
る。
他方、電源電圧ＶｃｃにＰチャネルトランジスタＰ３の
ソースが接続されている。トランジスタＰ３のドレイン
にＮチャネルトランジスタＮ４のドレインが接続されて
いる。トランジスタＮ４のソースには、ゲートが■。Ｃ
に接続されたＮチャネルトランジスタＮ５のドレインが
接続され、トランジスタＮ５のソースはアース電位Ｖｓ
ａに接続されている。そして、前記したトランジスタＰ
１、Ｐ２の共通ゲートは接続線りによって、トランジス
タＰ ３ ’、’ Ｎ ４の両ドレインの接続点に接続
されている。また、上記トランジスタＰ３のゲートは接
続ｌ！Ｌに接続されている。このようにして電位発生回
路２が構成されている。
ソースが接続されている。トランジスタＰ３のドレイン
にＮチャネルトランジスタＮ４のドレインが接続されて
いる。トランジスタＮ４のソースには、ゲートが■。Ｃ
に接続されたＮチャネルトランジスタＮ５のドレインが
接続され、トランジスタＮ５のソースはアース電位Ｖｓ
ａに接続されている。そして、前記したトランジスタＰ
１、Ｐ２の共通ゲートは接続線りによって、トランジス
タＰ ３ ’、’ Ｎ ４の両ドレインの接続点に接続
されている。また、上記トランジスタＰ３のゲートは接
続ｌ！Ｌに接続されている。このようにして電位発生回
路２が構成されている。
以上構成のものは差動型増幅回路１と電位発生回路２と
が結合された形となって駆動される。この場合の入力信
号電圧Ｓ１、Ｓ２及び、出力信号電圧０１、ｏ２の電圧
の変化は第７図（ａ）、（ｂ）の入出力特性曲線図と同
様で、入力信号電圧Ｓ１、Ｓ２のいずれが低下しても出
力信号電圧０１．０２の電圧変化速度は同じになる。電
位発生回路２を設けることにより、差動型増幅回路１の
負荷側を構成するトランジスタＰ１、Ｐ２のインピーダ
ンスとドライバー側であるトランジスタＮ１、Ｎ２で発
生するインピーダンスとがほぼ同じ値となり、利得が最
大にとれる。すなわち、電位発生回路２内のトランジス
タＰ３のゲートに入力される電圧Ｒは入力信号電圧Ｓ１
、Ｓ２の初期値レベルに設定されている。これにより、
トランジスタＰ１．Ｐ２のインピーダンスはカレントミ
ラー型と同様に適正な値゛にすることができ、差動型増
幅回路１は出力として０１．０２の２つを利用できる。
が結合された形となって駆動される。この場合の入力信
号電圧Ｓ１、Ｓ２及び、出力信号電圧０１、ｏ２の電圧
の変化は第７図（ａ）、（ｂ）の入出力特性曲線図と同
様で、入力信号電圧Ｓ１、Ｓ２のいずれが低下しても出
力信号電圧０１．０２の電圧変化速度は同じになる。電
位発生回路２を設けることにより、差動型増幅回路１の
負荷側を構成するトランジスタＰ１、Ｐ２のインピーダ
ンスとドライバー側であるトランジスタＮ１、Ｎ２で発
生するインピーダンスとがほぼ同じ値となり、利得が最
大にとれる。すなわち、電位発生回路２内のトランジス
タＰ３のゲートに入力される電圧Ｒは入力信号電圧Ｓ１
、Ｓ２の初期値レベルに設定されている。これにより、
トランジスタＰ１．Ｐ２のインピーダンスはカレントミ
ラー型と同様に適正な値゛にすることができ、差動型増
幅回路１は出力として０１．０２の２つを利用できる。
この結果、入力信号電圧Ｓ１、Ｎ２のいずれが低下して
も出力信号電圧０１．０２の電圧変化速度は同じになり
、メモリセルのセンスアンプとしてアクセスタイムの向
上がなされ、しかも占有面積、消費電力が増大すること
はない。
も出力信号電圧０１．０２の電圧変化速度は同じになり
、メモリセルのセンスアンプとしてアクセスタイムの向
上がなされ、しかも占有面積、消費電力が増大すること
はない。
第２図はこの発明を複数ビット構成のメモリに適用した
、この発明の応用例の構成を示す回路図である。このメ
モリでは複数の差動型増幅回路１が設けられている。各
差動型増幅回路１にはカラム選択用トランジスタ３を介
して、複数のビット線対４のうちの一対が選択的に接続
される。そして、選択されたピット線対に接続されたメ
モリセルのデータ検出が、それに対応する差動型増幅回
路１で行われる。この場合、図示のように複数の差動型
増幅回路１に対して電位発生回路２を、−個のみ設ける
ようにすれば、占有面積及び消費電力の点でより効果的
である。
、この発明の応用例の構成を示す回路図である。このメ
モリでは複数の差動型増幅回路１が設けられている。各
差動型増幅回路１にはカラム選択用トランジスタ３を介
して、複数のビット線対４のうちの一対が選択的に接続
される。そして、選択されたピット線対に接続されたメ
モリセルのデータ検出が、それに対応する差動型増幅回
路１で行われる。この場合、図示のように複数の差動型
増幅回路１に対して電位発生回路２を、−個のみ設ける
ようにすれば、占有面積及び消費電力の点でより効果的
である。
第３図はこの発明の他の実施例による構成を示す回路図
である。この実施例のセンスアンプ回路では前記のよう
な差動型増幅回路１を２回路設け、一方の出力信号０１
．０２を他方の入力信号Ｓ１、Ｎ２として供給するごと
く縦続接続することによって増幅度を高めるようにした
ものである。これにより、出力バッファを介しての検出
速度が速くなり、アクセスタイムの向上が図れる。
である。この実施例のセンスアンプ回路では前記のよう
な差動型増幅回路１を２回路設け、一方の出力信号０１
．０２を他方の入力信号Ｓ１、Ｎ２として供給するごと
く縦続接続することによって増幅度を高めるようにした
ものである。これにより、出力バッファを介しての検出
速度が速くなり、アクセスタイムの向上が図れる。
［発明の効果］
以上詳述したようにこの発明によれば、面積の増大、消
費電力の増加を”することなくアクセスタイムの向上が
図れるセンスアンプ回路を提供できる。
費電力の増加を”することなくアクセスタイムの向上が
図れるセンスアンプ回路を提供できる。
第１図はこの発明の一実施例の構成を示す回路図。第２
図は第１図回路の応用例を示す回路図、第３図はこの発
明の他の実施例の構成を示す回路図、第４図は従来のセ
ンスアンプ回路の構成を示す回路図、第５図（ａ）、（
ｂ）は第４図回路における各部の電圧特性曲線図、第６
図は従来のセンスアンプ回路の構成を示す回路図、第７
図＜ａ＞、（ｂ）は第６図゛回路における各部の電圧特
性曲線図である。 １・・・差動型増幅回路、２・・・電位発生回路、Ｐｌ
。 Ｐ２．Ｐ３・・・Ｐチャネルトランジスタ、Ｎｌ。 Ｎ２．Ｎ３．Ｎ４．Ｎ５・・・Ｎチャネルトランジスタ
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 龜
図は第１図回路の応用例を示す回路図、第３図はこの発
明の他の実施例の構成を示す回路図、第４図は従来のセ
ンスアンプ回路の構成を示す回路図、第５図（ａ）、（
ｂ）は第４図回路における各部の電圧特性曲線図、第６
図は従来のセンスアンプ回路の構成を示す回路図、第７
図＜ａ＞、（ｂ）は第６図゛回路における各部の電圧特
性曲線図である。 １・・・差動型増幅回路、２・・・電位発生回路、Ｐｌ
。 Ｐ２．Ｐ３・・・Ｐチャネルトランジスタ、Ｎｌ。 Ｎ２．Ｎ３．Ｎ４．Ｎ５・・・Ｎチャネルトランジスタ
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 龜
Claims (2)
- （１）それぞれの一端が第１の電位に接続され、ゲート
が共通接続されている第１導電型の第１、第２のＭＯＳ
トランジスタ、 上記第１、第２のＭＯＳトランジスタそれぞれの他端に
それぞれの一端が接続され、それぞれのゲートに信号電
圧が供給される第２導電型の第３、第４のＭＯＳトラン
ジスタとからなり、第３と第４のＭＯＳトランジスタそ
れぞれの他端は共通接続されて第２の電位に結合され、
第１と第３のＭＯＳトランジスタの接続点及び第２と第
４のＭＯＳトランジスタの接続点から電圧を出力するよ
うに構成された差動型増幅回路と、 第１の電位に一端が接続され、他端とゲートが接続され
た第１導電型の第５のＭＯＳトランジスタ、 上記第５のＭＯＳトランジスタの他端に一端が接続され
他端が第２の電位に結合されゲートに一定電圧が供給さ
れた第２導電型の第６のＭＯＳトランジスタとからなり
、上記第５のＭＯＳトランジスタの他端の電位が、上記
第１、第２のＭＯＳトランジスタの各ゲートに供給され
る電位発生回路と を具備したことを特徴とするセンスアンプ回路。 - （２）前記第６のＭＯＳトランジスタのゲートに供給さ
れる一定電圧の値が、前記第３、第４のＭＯＳトランジ
スタのゲートに供給される信号電圧の初期値と等しい値
に設定されている特許請求の範囲第１項に記載のセンス
アンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289773A JP2514988B2 (ja) | 1987-11-17 | 1987-11-17 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289773A JP2514988B2 (ja) | 1987-11-17 | 1987-11-17 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130619A true JPH01130619A (ja) | 1989-05-23 |
| JP2514988B2 JP2514988B2 (ja) | 1996-07-10 |
Family
ID=17747576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289773A Expired - Fee Related JP2514988B2 (ja) | 1987-11-17 | 1987-11-17 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514988B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183098A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Corp | センスアンプ回路 |
| DE4200623A1 (de) * | 1991-01-12 | 1992-09-10 | Gold Star Electronics | Spannungspegeldetektorschaltkreis |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933694A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | センス増幅回路 |
| JPS6110314A (ja) * | 1984-06-25 | 1986-01-17 | Sumitomo Electric Ind Ltd | Ｍｏｓ電圧比較器 |
-
1987
- 1987-11-17 JP JP62289773A patent/JP2514988B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933694A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | センス増幅回路 |
| JPS6110314A (ja) * | 1984-06-25 | 1986-01-17 | Sumitomo Electric Ind Ltd | Ｍｏｓ電圧比較器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183098A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Corp | センスアンプ回路 |
| DE4200623A1 (de) * | 1991-01-12 | 1992-09-10 | Gold Star Electronics | Spannungspegeldetektorschaltkreis |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2514988B2 (ja) | 1996-07-10 |
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