JP2594628B2 - デュアルバスライン回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、差動信号電圧伝送用デュアルバスラインの
各バスラインを、供給電圧の第１端子と第２端子との間
に接続され且つその両入力端子の電圧が供給電圧の一方
の端子の電圧と供給電圧の両端子間の電圧とで限界され
るデッド電圧レンジ内にある場合に適正に動作し得ない
差動増幅器の各入力端子にそれぞれ接続して成るデュア
ルバスライン回路に関するものである。

差動信号電圧を伝送するデュアルバスラインは一般に
知られており、信号電圧の伝送の干渉からの保護を増大
するのに使われている。これは、両バスラインに作用す
る干渉信号が両バスラインの信号電圧を本質的に同一の
方向に同一の大きさだけ変化させるため両バスラインの
信号電圧間の本来の差が保持され、デュアルバスライン
により伝送される情報が妨害されないためである。しか
し、場合によってはデュアルバスラインに作用する干渉
信号が、デュアルバスラインに接続された差動増幅器の
両入力端子の電圧をこの差動増幅器が最早適正に動作し
得ないデッド電圧レンジ内の値にするような大きさにな
ることがある。同様に、差動増幅器の供給電圧に加わる
干渉パルスによってそのデッド電圧レンジがデュアルバ
スラインの信号電圧に対してシフトして両信号電圧がデ
ッド電圧レンジ内にはいってしまうこともある。この結
果、差動増幅器は誤った出力信号を発生し得ると共に、
デュアルバスラインの信号電圧の変化に対する応答速度
が低下し得る。

本発明の目的はデュアルバスラインの信号電圧が干渉
信号により差動増幅器のデッド電圧レンジ内にはいるの
を十分に阻止するようにしたデュアルバスライン回路を
提供することにある。

本発明は、この目的のために、デュアルバスラインの
両バスラインに接続された調整回路を設け、この調整回
路は （ａ） 両バスラインの電圧がデッド電圧レンジ内に同
時にはいる場合に制御出力端子に制御信号を発生する検
出器と、 （ｂ） 両バスラインに接続され且つ前記制御信号に応
答して両バスラインの電圧を、少くとも一方のバスライ
ンの電圧がデッド電圧レンジの外に出るまで供給電圧の
他方の端子の電圧の方向に本質的に同じ量だけ変化させ
るドライバ回路と、 で構成したことを特徴とする。

この調整回路は、干渉信号が存在する場合、両バスラ
インの信号電圧をその少くとも一方の信号電圧がデッド
電圧レンジから出る程度まで本質的に平行移動させる効
果を有する。この処理は両バスラインの信号電圧の差に
含まれる情報に殆んど影響を与えないため、差動増幅器
はこの信号電圧間の差に対応する出力信号を常に出力す
る。

本発明のデュアルバスライン回路は、例えばツイスト
ケーブルとして構成され且つ種々の装置又は装置部分を
相互接続するデュアルバスラインに対し使用することが
できる。しかし、差動信号電圧を伝送するデュアルバス
ラインは集積回路内に存在させることもできる。これが
ため、本発明はデュアルバスライン回路を有するディジ
タルデータ処理集積回路、特に集積メモリ回路にも関す
るものであり、本発明の集積メモリ回路においては、デ
ュアルバスラインを集積回路内をかなり長距離に亘って
差動増幅器である読取り増幅器まで延在するデータライ
ンとし、両バスラインの電圧をプリチャージ回路によっ
てデッド電圧レンジの一方の限界値のすぐ近くの値に一
時的に変化させるようにし、且つ前記検出器とドライバ
回路を前記読取り増幅器の近くに配置下ことを特徴とす
る。

極めて多数のデータ又はビットを記憶する集積メモリ
回路においては、メモリセルから読取った信号を読取増
幅器に伝送する多数の長い導体トラックが必要とされ、
読取られたこれらの信号は多くの場合集積回路で受信及
び送出されるディジタル信号より遥かに低い振幅を有し
ている。更に、読取り信号の信号源、即ちメモリセル自
体又はメモリセルから前置増幅器を経て取り出された読
取り信号は一般に比較的高いインピーダンスを有するた
め、比較的大きなレベル変化がゆっくり生ずると共に、
デュアルバスラインに接続された差動増幅器を駆動する
に十分な電圧差に小さな変化が比較的急速に発生し得
る。この点に鑑み、プリチャージ回路を用いて両バスラ
インの平均レベルを多くの場合デッド電圧レンジの近く
にある差動増幅器の最適動作電圧レンジ内にシフトさせ
る。しかし、このプリチャージ回路は多くの場合、両バ
スラインの電圧が特に干渉信号により差動増幅器のデッ
ド電圧レンジ内にはいるのを阻止し得ないように構成さ
れている。本発明の回路によればこれを阻止することが
できる。

集積回路はMOS 技術で構成される場合が多い。この
目的のために本発明の実施例では、前記検出器を供給電
圧の一方の端子と前記制御出力端子との間に並列に接続
され且つゲートがバスラインに接続された２個の第１の
エンハンスメント型MOS トランジスタで構成し、その
制御出力端子を抵抗回路を経て供給電圧の他方の端子に
接続し、且つ前記ドライバ回路は、各々のバスラインと
供給電圧の他方の端子との間にそれぞれ接続され且つゲ
ートがMOS インバータ回路を介して前記制御信号によ
り制御される、第１のトランジスタと反対導電型の第２
のエンハンスメント型MOS トランジスタで構成する。

図面につき本発明を説明する。

第１図は集積メモリのデータ伝送に関する回路部分を
示すものである。２本のバスライン12及び14は複数個の
読取り前置増幅器（そのうちの２個の増幅器10,10aのみ
を図示してある）を差動増幅器16に接続するデュアルバ
スラインを構成し、差動増幅器16はその出力端子19にコ
ンプリメンタリ出力信号を発生し、この出力信号は例え
ば出力増幅器（図示せず）を制御する。読取り前置増幅
器10,10aの１つが各場合に選択信号（図示せず）によっ
て動作モードにスイッチされる。

バスライン12及び14は、両バスライン12及び14の電圧
を差動増幅器16が最適に動作する入力電圧レンジ内の電
圧レベルにせしめるプリチャージ回路18に接続する。差
動増幅器16が入力段として供給電圧の正端子13に接続さ
れたトランジスタ対、例えばＰ導電型のエンハンスメン
ト型MOS トランジスタ対を含む場合には、これらトラ
ンジスタのゲート電圧をこれらトランジスタが十分に導
通するよう供給電圧より僅かに負にする必要があるが、
これらトランジスタの最大タイナミックレンジを維持す
るために負にしすぎてはならない。プリチャージ回路18
は、その制御入力端子17の信号SEが高レベルである間、
バスライン12及び14の電圧を上述したように差動増幅器
16の最適入力電圧レンジ内の値にせしめる。更にバスラ
イン12及び14間のスイッチ（図示せず）によって両バス
ラインの電圧をこの時間中互に一致させるが、この点は
本発明に対し重要でないのでこれ以上説明しない。

プリチャージ回路18は本例ではバスライン12及び14の
電圧を信号SEが高レベル中最低値に維持するように構成
されるが、両バスラインの電圧は場合によってはもっと
も正になってこれら電圧が差動増幅器16の最適入力電圧
レンジから出てデッド電圧レンジ内にはいり、差動増幅
器16の本例ではｐ型エンハンスメントMOS トランジス
タである両トランジスタがカットオフすることが起こり
得る。この場合にはコンプリメンタリ信号が出力端子19
に出力されない。バスライン12及び14の電圧間の電圧差
が選択された前置増幅器10又は10aにより発生されると
き、プレチャージ回路18が低レベルの信号SEによりスイ
ッチオフされ、一方のバスラインの電圧が差動増幅器16
の最適入力電圧レンジに戻るが、これには時間がかか
る。その理由は増幅器10,10aは高いインピーダンスを有
し、バスライン12及び14の不可避の容量を十分な速さで
再充電し得ないためであり、このために信号評価に遅れ
を生ずる。

これを阻止するために、差動増幅器16と同様に両バス
ライン12及び14に接続されると共に供給電圧の両端子11
及び13に接続された調整回路20を設ける。更に、この調
整回路20もプリチャージ回路18と同様にライン17上の信
号SEにより制御し、差動増幅器16もこの信号で制御す
る。この制御は、高レベルの信号SEによりプリチャージ
回路18が動作状態にスイッチされるとき調整回路20及び
差動増幅器16が不作動状態にスイッチされ、低レベルの
信号SEによりプリチャージ回路18がカットオフされると
き調整回路及び差動増幅器16がスイッチオンされるよう
にする。調整回路20の動作を第２図に示すタイミング図
を用いて以下に詳細に説明する。なお、ライン15を経て
供給される信号CSによる制御は最初は無視する。

第2a図においては、２つの記憶位置が短い時間感覚で
順次に選択されるものと仮定してあり、ライン17上の信
号SEの立上り縁が一方の記憶位置の選択の終了を示し、
その立下り縁が選択された記憶位置の情報内容の評価を
開始を示す。尚、必要とされる他の信号電圧変化は本発
明の理解に重要でないため図示してない。

ライン17の信号の立上りの前にバスライン12及び14は
読取られて記憶位置の情報に対応する差動信号を受信し
ている。ライン17の信号の立上りはプリチャージ回路18
を駆動し、回路18は両バスラインを前述のスイッチ（図
示せず）により短絡して両バスラインの電圧を差動増幅
器16の最適入力電圧レベルSLにする。図では両バスライ
ンの電圧がこのレベルSLに対し平衡しているが、これら
の電圧が不平衡に変化し、僅かに低くなっている場合に
はこれらの電圧はプリチャージ回路により最適入力電圧
レベルSLに戻される。ライン17の信号が再び低レベルに
なると同時にバスライン12及び14の電圧は選択された読
取り前記置増幅器からの駆動により読取情報に従って変
化し、差動増幅器16が応答する電圧差を極めて急速に生
ずる。

第2b図においては、記憶位置の最后の読取りがかなり
長時間前に行なわれ、即ち、ライン17の信号がかなり長
時間に亘り高レベルにあり、且つライン12及び14の電圧
が例えばリーク電流のために最適入力電圧レベルSLと正
の動作電圧13との間の電圧レンジ内にドリフトしている
ものと仮定してある（この電圧レンジは本質的に差動増
幅器16のデッド電圧レンジを表わす）。このようなドリ
フトが生ずるのはプリチャージ回路18はバスライン12及
び14の電圧が差動増幅器16の最適入力電圧レベルSLより
負にならないようにするだけであるからである。この場
合にはライン17の信号が記憶位置の選択後に低レベルに
なると、調整回路20が両バスライン12及び14の電圧を供
給電圧の端子11の電圧の方向即ちアース電位の方向に同
一の量だけ急速に引き下げる。第2b図に示すように、そ
の結果としてバスライン14の電圧が差動増幅器16の最適
入力電圧レンジ内に急速にはいり、選択された読取り前
置増幅器からの駆動により両バスラインに増大する差動
電圧が発生するため、両バスライン12及び14の電圧がデ
ッド電圧レンジ内にドリフトしていたにもかかわらず差
動増幅器16がライン17の信号SEの立下り縁でスイッチオ
ンされた後に急速に応答することができる。

第2c図においては正端子13の電圧が例えば供給電圧の
正端子13を流れる電流の急変により生じる短時間の低下
を受けたものと仮定してある。この場合には差動増幅器
16の最適入力電圧レベルSLも同じだけシフトする。その
理由は、前述したように、差動増幅器16の入力段は入力
端子に正の供給電圧13から最小の電圧差を必要とするた
めである。従って、差動増幅器16のデッド電圧レンジも
電圧低下と同じだけシフトする。この状態においてライ
ン17の信号が低レベルになると、両バスライン12及び14
の電圧も調整回路20によって少くとも一方の電圧、即ち
第2c図の例ではバスライン14の電圧が電圧レベルSLより
低くなるまで下げられる。斯る後に、バスライン12及び
14の電圧及び従ってそれらの電圧差は、対応する前置増
幅器からの駆動に従って変化し、この両バス電圧の変化
はライン17の信号の立下り縁時にあたかも最適入力電圧
レベルSLに対応する共通レベルから出発したかのように
なる。この場合、差動増幅器16はライン17の信号の立下
り縁後に直ちに正しく動作し得ること明らかである。

第３図はエンハンスメント型MOS トランジスタを有
する調整回路20の一実施例を示し、この図にはプリチャ
ージ回路18も示してある。

プリチャージ回路18は本質的にNMOSトランジスタ62及
び64から成り、これらトランジスタはライン17の信号SE
が高レベルのとき、即ち供給電圧の正端子13と同一の電
圧を有するときにバスライン12及び14をダイオードとし
て接続したPMOSトランジスタ68を経て供給電圧の正端子
13に接続する。更に、両バスライン12及び14は、ライン
14aの反転信号▲▼により駆動されこの信号が低レ
ベルのとき、即ちライン17の信号SEが高レベルのときに
導通するPMOSトランジスタ66により互に接続される。ト
ランジスタ62,64及び68のしきい値電圧は、これらトラ
ンジスタが関連するバスライン12又は14の電圧が第２図
に示す最適電圧レベルSLより負のときに導通するように
選択する。しかし、バスライン12及び14の電圧は、例え
ば容量的に結合される干渉信号やリーク電流や正供給電
圧13の電圧低下のために最適電圧レベルSLより高くなり
得る。

これを阻止するために、調整回路を設ける。この回路
は本質的にPMOSトランジスタ22及び24と、NMOSトランジ
スタ26,32及び34と、インバータ28とから成る。ここ
で、ライン15の信号CSは高レベルであり、トランジスタ
26がスイッチオンしているものとする。バスライン12又
は14の少くとも一方の電圧が十分に低いときはトランジ
スタ22及び24の少くとも一方が導通する。トランジスタ
22及び24の各々のチャンネルの幅と長さの比をトランジ
スタ26の対応する比より遥かに大きく選択する場合に
は、これら３個のトランジスタの接続点27が、バスライ
ン12及び14の少くとも一方の電圧が本質的に最適電圧レ
ベルSLにある場合には高い信号電圧を有するようにする
ことができる。両電圧とも最適電圧レベルSLより高い場
合には、トランジスタ22及び24がカットオフしてライン
27の信号がトランスタ26により供給電圧のアース電位11
の方向に引き下げられてインバータ28の出力ライン29が
正になり、２個のトランジスタ32及び34をスイッチオン
する。このときこれらのトランスタがバスライン12及び
14をアース電位11に接続するため、両バスラインの少く
とも一方の電圧が電圧レベルSLより低くなって対応する
トランジスタ22又は24を十分に導通して接続点27の電圧
を再び高くするまで両バスラインの電圧が下げられる。

インバータ28は正供給電圧13に接続された２個のPMOS
トランジスタ42及び46の直列回路とアース電位11に接続
された２個のNMOSトランジスタの並列回路とを具え、両
回路の共通接続点をインバータ28の出力ライン29に接続
する。トランジスタ44及び46のゲート信号SEを伝送する
ライン17に接続する。この信号SEが高レベルのときはト
ランジスタ44が導通し、トランジスタ46がカットオフす
るため、出力ライン29の信号は低レベルになり、トラン
ジスタ32及び34はライン27の信号状態と無関係にカット
オフする。信号SEが低レベルのときはトランジスタ44が
カットオフし、トランジスタ46が導通するため、このと
きのみライン27の信号の反転信号が出力ライン29に発生
する。これは第2a〜2c図につき説明した状態に対応す
る。

トランジスタ22及び24と並列に他のPMOSトランジスタ
48を接続し、そのゲートをトランジスタ26のゲートと一
緒に検出器スイッチオフ信号CSを伝送するライン15に接
続する。この信号が低レベルのときトランジスタ26がカ
ットオフすると共にトランジスタ48が導通し、その結果
検出器がスイッチオフして供給電圧の両端子間を連続電
流が流れるのを阻止する。これがため、低レベルの信号
CSにより集積メモリ回路の記憶位置の選択の特定のフェ
ーズにおける電力損を阻止することができる。

第４図の回路は第３図の回路の変形形を示し、本例で
はトランジスタ62,64,66及び68を具えるプリチャージ回
路を省略してあり、且つゲートが供給電圧の分圧値に等
しいバイアス電圧VRを搬送するライン37に接続されたNM
OSトランジスタ52,58,56及び54をそれぞれトランジスタ
26,32,34及びトランジスタ40,44の並列回路と直列に接
続してある。更に、ゲートが供給電圧の分圧値に等しい
バイアス電圧VR1を搬送するライン39に接続された他のP
MOSトランジスタ50及び60をそれぞれトランジスタ22,24
の並列回路及びトランジスタ42,46の直列回路と直列に
接続してある。両分圧値は通常相違する。最も簡単な例
では、VRをVCCに等しく選択することができ、VR1をアー
ス電位に選択することができる。これらの追加のトラン
ジスタはこれらトランジスタが直列に接続された対応す
るトランジスタの特定の領域内でホットエレクトロンが
発生するのを阻止するものである。

第３及び第４図に示す回路は差動増幅器16のすぐ隣り
に配置して供給電圧端子11及び13との接続点間に重要な
電圧差が発生しないようにする必要があること明らかで
ある。

以上説明した本発明の実施例は集積回路に関するもの
であるが、個別のバスライン12及び14から成るデュアル
バスラインは種々の装置又は装置部分を接続することも
できること明らかであり、また調整回路を第３及び第４
図とは異なる方法で実現することもでき、特に個別素子
により実現することもできること明らかである。

【図面の簡単な説明】

第１図は本発明によるデュアルバスライン回路の一例の
ブロック図、 第2a〜2c図は第１図の回路に発生し得るいくつかの電圧
を示す波形図、 第３図はMOS トランジスタで構成した検出器手段とド
ライバ回路の一実施例の回路図、 第４図はホットエレクトロンの発生を阻止する追加のト
ランジスタを具える第３図と同等の回路図である。 10,10a……読取り前置増幅器 11,13……供給電圧端子 12,14……デュアルバスライン 16……差動増幅器、18……プリチャージ回路 20……調整回路 62,64,68,66……プリチャージ回路 22,24,26,48……検出器、28……インバータ 32,34……ドライバ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルマック・マイケル・オコーネル オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 カサル・ジェラルド・フェラン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 トーマス・ジェームス・デービーズ オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 ハンス・オントロプ オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】差動信号電圧伝送用デュアルバスラインの
   各バスラインを、供給電圧の第１端子と第２端子との間
   に接続され且つその両入力端子の電圧が供給電圧の一方
   の端子の電圧と供給電圧の両端子間の電圧とで限界され
   るデッド電圧レンジ内にある場合に適正に動作し得ない
   差動増幅器の入力端子にそれぞれ接続して成るデュアル
   バスライン回路において、デュアルバスラインの両バス
   ライン（12,14）に接続された調整回路（20）を設け、
   この調整回路は （ａ） 両バスラインの電圧がデッド電圧レンジ内に同
   時にはいる場合に制御出力端子（27）に制御信号を発生
   する検出器（22,24,26）と、 （ｂ） 両バスラインに接続され且つ前記制御信号に応
   答して両バスラインの電圧を、少くとも一方のバスライ
   ンの電圧がデッド電圧レンジの外に出るまで供給電圧の
   他方の端子（11）の電圧の方向に本質的に同じ量だけ変
   化させるドライバ回路（32,34）と、 で構成したことを特徴とするデュアルバスライン回路。
2. 【請求項２】請求項１記載のデュアルバスライン回路を
   有するディジタルデータ処理集積回路、特に集積メモリ
   回路において、デュアルバスライン（12,14）を集積回
   路内をかなり長距離に亘って差動増幅器である読取り増
   幅器（16）まで延在するデータラインとし、両バスライ
   ンの電圧をプリチャージ回路（18）によってデッド電圧
   レンジの一方の限界値のすぐ近くの値に一時的に変化さ
   せるようにし、且つ前記検出器（22,24,26）とドライバ
   回路（32,34）を前記読取り増幅器（16）の近くに配置
   したことを特徴とする集積回路。
3. 【請求項３】前記検出器を供給電圧の一方の端子（13）
   と前記制御出力端子（27）との間に並列に接続され且つ
   ゲートがバスライン（12,14）に接続された２個の第１
   のエンハンスメント型MOS トランジスタ（22,24）で構
   成し、その制御出力端子（27）を抵抗回路（26）を経て
   供給電圧の他方の端子（11）に接続し、且つ前記ドライ
   バ回路は、各々のバスライン（12,14）と供給電圧の他
   方の端子（11）との間にそれぞれ接続され且つゲートが
   MOS インバータ回路を介して前記制御信号により制御
   される、第１のトランジスタ（22,24）と反対導電型の
   第２のエンハンスメント型MOS トランジスタ（32,34）
   で構成したことを特徴とする請求項２記載の集積回路。
4. 【請求項４】前記インバータ回路（28）はスイッチング
   入力端子（17）を有するCMOSインバータ（40,42,44,4
   6）として構成し、且つ前記差動増幅器（16）にスイッ
   チング入力端子（17）を設け、両スイッチング入力端子
   を共通のスイッチング信号（SE）で制御するようにして
   あることを特徴とする請求項３記載の集積回路。
5. 【請求項５】前記抵抗回路を第２のトランジスタ（32,3
   4）と同一導電型の第３のエンハンスメント型MOS トラ
   ンジスタ（26）とし、そのチャンネルの幅／長さ比を前
   記第１のトランジスタ（22,24）のそれよりも小さく
   し、且つ前記第１のトランジスタ（22,24）と同一導電
   型の第４のエンハンスメント型MOS トランジスタ（4
   8）をこれらの第１のトランジスタと並列に接続し、前
   記第３及び第４のトランジスタのゲートを検出器スイッ
   チング信号により制御するようにしてあることを特徴と
   する請求項３又は４記載の集積回路。
6. 【請求項６】少くともいくつかのトランジスタ内でホッ
   トエレクトロンを発生し得るような微小構造を有する請
   求項３〜５の何れかに記載の集積回路において、供給電
   圧の第１及び第２端子（11,13）に接続されたトランジ
   スタ（22,24,48,26,32,34,40,44）の少くともいくつか
   とこれらトランジスタの出力端子との間に各々同一導電
   型の追加のトランジスタ（50,52,54,56,58）をそれぞれ
   接続し、これらトランジスタのゲートを固定のバイアス
   電圧（VR,VR1）に接続したことを特徴とする集積回路。