CN104242905A - Usb输出电路 - Google Patents

Abstract

本发明提供一种USB输出电路，其包括延时模块和输出模块。所述输出模块包括N个输出单元，每个输出单元均包括有串联于电源端与接地端之间的PMOS晶体管和NMOS晶体管。每个输出单元的NMOS晶体管的栅极作为该输出单元的第一控制端，PMOS晶体管的栅极作为该输出单元的第二控制端。所述延时模块用于将其第一输入端和第二输入端接收的两路数据信号进行分级延时，以输出N级驱动信号，每级驱动信号中的第一驱动信号和第二驱动信号分别被提供给与该级驱动信号对应的一个输出单元的第一控制端和第二控制端，N为大于等于2的自然数。这样，每级驱动信号的上升沿/下降沿变得较快，从而提高了电路的抗噪声性能，同时还可以控制USB输出信号的上升沿/下降沿的时间。

Description

USB输出电路

【技术领域】

本发明涉及电路设计领域，特别涉及一种USB抗干扰输出电路。

【背景技术】

随着电子技术的不断发展，USB已经发展成为一种接口标准，其应用也越来越广泛。常用的USB芯片中，存在USB输出电路，其作用是将控制器输出的数据信号转换为符合USB标准的输出信号(即USB输出信号)，其要求USB输出信号在从低到高的转换过程(即上升沿)或者从高到底的转换过程(即下降沿)中，具有一定的转换时间。

然而，现有的USB输出电路不能很好的控制输出信号的上升沿和下降沿的时间(即转换时间)，而且其抗电源/地的噪声能力也不高。

请参考图1所示，其为现有技术中的一种USB输出电路的电路示意图。图1中的USB输出电路的工作原理为：通过使能信号EN/ENB使能或非使能逻辑电路110，当所述逻辑电路110被使能后，所述逻辑电路110对初始数据信号data(其为数字信号)进行反向，并通过其第一输出端1和第二输出端2同时输出反向后的数据信号；该两路反向后的数据信号通过延时模块120延时后直接控制输出模块130中的PMOS晶体管MP1和NMOS晶体管MN1交替导通，以实现USB输出信号Drive out的输出。这种电路可以正常工作，但是存在非常明显的缺点，即无法控制输出信号Drive out上升沿和下降沿(统称为跳变沿)的时间(或速率)。

请参考图2所示，其为图1的改进电路的电路示意图。图2是针对图1无法控制USB输出信号Drive out的跳变沿的时间的问题做出的改进，其与图1的区别为：在PMOS晶体管MP1的栅极和漏极之间增设有第一电容C1，在NMOS晶体管MN1的栅极和漏极之间增设有第二电容C2。电容C1和C2的存在增加了米勒效应，使得延时模块120输出的第一数据驱动信号datap和第二数据驱动信号datan的上升沿/下降沿变得缓慢，与图1相比，其可延长输出信号Drive out的上升沿/下降沿的时间，从而实现控制输出信号Drive out的上升沿/下降沿的目的。请参考图3所示，其为图2中的输出模块130的输入/输出信号在一个跳变过程中的波形图，该图示出第一数据驱动信号datap为下降沿时，输出信号Driveout(其为输出模块130的输出信号)为上升沿。

图2所示的USB输出电路虽然可控制输出信号Drive out的上升沿/下降沿的时间，但是，该电路的缺点也是明显的：此电路中需要电容C1和C2的电容值较大，这使得第一数据驱动信号datap和第二数据驱动信号datan的上升沿/下降沿变得非常缓慢(如图3所示)，直接导致了来自电源/地的噪声注入到第一数据驱动信号datap和第二数据驱动信号datan，从而降低了USB输出电路的抗电源/地的噪声能力。此外，由于电容C1和C2为大电容，其占用的版图面积较大，从而增加了芯片的成本。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种USB输出电路，其可编程USB输出信号的跳边沿，同时还拥有很好的抗电源/地噪声性能。

为了解决上述问题，本发明提供一种USB输出电路，其包括：延时模块和输出模块，所述输出模块包括N个输出单元，每个输出单元均包括有串联于电源端与接地端之间的PMOS晶体管MP1’和NMOS晶体管MN1’；每个输出单元的NMOS晶体管MN1’的栅极作为该输出单元的第一控制端，PMOS晶体管MP1’的栅极作为该输出单元的第二控制端；每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’之间的连接节点O’均与所述输出模块的输出端Drive out相连，所述延时模块的第一输入端和第二输入端分别与一数据信号相连，所述延时模块用于将其第一输入端和第二输入端接收的两路数据信号进行分级延时，以输出N级驱动信号，每级驱动信号包括第一驱动信号和第二驱动信号，每级驱动信号中的第一驱动信号和第二驱动信号分别被提供给与该级驱动信号对应的一个输出单元的第一控制端和第二控制端，相邻两级驱动信号间存在一定延时时间间隔，N为大于等于2的自然数。

进一步的，所述延时时间间隔为T，其中100ps≤T≤10ns。

进一步的，所述USB输出电路还包括逻辑电路，所述逻辑电路包括输入端、使能端、第一输出端1和第二输出端2，所述逻辑电路的输入端与初始数据信号相连，其使能端与使能信号相连，其第一输出端1和第二输出端2分别与所述延时模块的第一输入端和第二输入端相连，当使能信号非使能所述逻辑电路时，所述逻辑电路不工作；当使能信号使能所述逻辑电路时，所述逻辑电路对初始数据信号进行反向，并将反向得到的数据信号通过第一输出端1和第二输出端2同时输出。

进一步的，所述使能端包括第一使能端口和第二使能端口，所述使能信号包括第一使能控制信号和第二使能控制信号，第一使能控制信号与第一使能端口相连，第二使能控制信号与第二使能端相连，所述第一使能控制信号和第二使能控制信号互为反相信号，所述逻辑电路不工作时，逻辑电路的第一输出端1和第二输出端2分别输出预定电平，以使每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’均截止。

进一步的，所述逻辑电路还包括与非门NAND和或非门NOR，所述与非门NAND的第一输入端与所述第一使能控制信号相连，其第二输入端与所述数据信号相连，其输出端与第一输出端1相连；所述或非门NOR的第一输入端与所述第二使能控制信号相连，其第二输入端与所述数据信号相连，其输出端与第二输出端2相连。

进一步的，当第一使能控制信号为低电平，第二使能控制信号为高电平时，非使能所述逻辑电路，所述逻辑电路不工作；当第一使能控制信号为高电平，第二使能控制信号为低电平时，使能所述逻辑电路，所述逻辑电路工作，当所述逻辑电路不工作时，所述逻辑电路的第一输出端1输出的预定电平为低电平，第二输出端输出的预定电平为高电平。

进一步的，所述延时模块包括N级延时单元，其中第一级延时单元的第一输入端和第二输入端分别与所述延时模块的第一输入端和第二输入端相连，第一级延时单元的第一输出端和第二输出端分别输出第一级驱动信号的第一驱动信号和第二驱动信号；第n级延时单元的第一输入端和第二输入端分别与其相邻的上一级延时单元的第一输出端和第二输出端相连，第n级延时单元的第一输出端和第二输出端分别输出第n级驱动信号的第一驱动信号和第二驱动信号，每级延时单元用于将其第一输入端接收到的一路数据信号延时，并将延时后的该路数据信号通过其第一输出端输出，将第二输入端接收到的另一路数据信号延时，并将延时后的该另一路数据信号通过其第二输出端输出，其中，1＜n≤N。

进一步的，每级延时单元均包括第一延时器和第二延时器，其中，第一延时器的输入端与该级延时单元的第一输入端相连，输出端与该延时单元的第一输出端相连；第二延时器的输入端与该级延时单元的第二输入端相连，输出端与该延时单元的第二输出端相连，且每级延时单元中的第一延时器和第二延时器的延时时间相等。

进一步的，所述第一级延时单元的延时时间为零，或者，省略第一延时单元而直接将所述延时模块的第一输入端和第二输入端接收到的两路数据信号分别作为所述第一级驱动信号的第一驱动信号和第二驱动信号。

进一步的，所述USB为USB2.0，每个输出单元还包括第一电阻R1’和第二电阻R2’,第一电阻R1’串联于该输出单元的PMOS晶体管MP1’的漏极与连接节点O’之间，第二电阻R2’串联于该输出单元的NMOS晶体管MN1’的漏极与连接节点O’之间。

与现有技术相比，本发明中的延时模块对数据信号进行分级延时，以输出多级驱动信号，相邻两级驱动信号存在一定延时时间间隔；输出模块包括多个输出单元，每个输出单元均包括串联于电源端VDD和接地端GND之间的一个PMOS晶体管和一个NMOS晶体管，且每个输出单元的PMOS晶体管和NMOS晶体管之间的连接节点均与输出模块的输出端相连；每级驱动信号与一个输出单元对应，且每级驱动信号控制与其对应的一个输出单元中的PMOS晶体管和NMOS晶体管的导通或截止，以逐级延时驱动所述输出模块中的各个输出单元。这样，本发明中每级驱动信号的上升沿/下降沿变得较快，从而提高了电路的抗噪声性能，而且通过逐级延时驱动各个输出单元的方法，可编程USB输出信号的上升沿/下降沿的时间，从而控制USB输出信号的跳变沿。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中的一种USB输出电路的电路示意图；

图2为现有技术中的另一种USB输出电路的电路示意图；

图3为图2中的输出模块的输入/输出信号在一个跳变过程中的波形图；

图4为本发明中的输出模块的各级驱动信号及输出信号在一个跳变过程中的波形图；

图5为本发明在一个实施例中的USB输出电路的电路示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

请参考图5所示，其为本发明在一个实施例中的USB输出电路的电路示意图。该USB输出电路包括逻辑电路510、延时模块520和输出模块530。

所述输出模块530包括N(N为大于等于2的自然数)个输出单元，其中，每个输出单元均包括有串联于电源端VDD与接地端GND之间的PMOS晶体管MP1’和NMOS晶体管MN1’；每个输出单元的NMOS晶体管MN1’的栅极作为该输出单元的第一控制端，PMOS晶体管MP1’的栅极作为该输出单元的第二控制端；每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’之间的连接节点O’均与所述输出模块530的输出端(即USB输出电路的输出端)Drive out相连。在图5所示的实施例中，每个输出单元还包括第一电阻R1’和第二电阻R2’,第一电阻R1’串联于该输出单元的PMOS晶体管MP1’的漏极与连接节点O’之间，第二电阻R2’串联于该输出单元的NMOS晶体管MN1’的漏极与连接节点O’之间。

所述逻辑电路510包括输入端、使能端、第一输出端1和第二输出端2。所述逻辑电路510的输入端与初始数据信号data相连，其使能端与使能信号相连，当使能信号非使能所述逻辑电路510时，所述逻辑电路510不工作；当使能信号使能所述逻辑电路510时，所述逻辑电路510对初始数据信号data进行反向，并将反向后的数据信号通过第一输出端1和第二输出端2同时输出。

在图5所示的实施例中，所述逻辑电路510还包括与非门NAND和或非门NOR，所述使能端包括第一使能端口和第二使能端口，所述使能信号包括第一使能控制信号EN和第二使能控制信号ENB。其中，第一使能控制信号EN与第一使能端口相连，第二使能控制信号ENB与第二使能端相连，所述第一使能控制信号EN和第二使能控制信号ENB可以是一个信号的两种逻辑状态(比如，所述第一使能控制信号EN为高电平时，所述第二使能控制信号ENB为低电平；所述述第一使能控制信号EN为低电平时，所述第二使能控制信号ENB为高电平，即他们互为反相信号)；所述与非门NAND的第一输入端与所述第一使能控制信号EN相连，其第二输入端与初始数据信号data相连，其输出端与第一输出端1相连；所述或非门NOR的第一输入端与所述第二使能控制信号ENB相连，其第二输入端与初始数据信号data相连，其输出端与第二输出端2相连。所述逻辑电路510的具体工作过程为，当EN信号为低电平，ENB信号为高电平时，非使能所述逻辑电路510，所述逻辑电路510不工作，逻辑电路510的第一输出端和第二输出端分别输出预定电平，具体为，第一输出端1输出低电平，第二输出端2输出高电平，使每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’均截止(即使整个输出电路不工作)；当EN信号为高电平，ENB信号为低电平时，使能所述逻辑电路510，所述逻辑电路510工作，若初始数据信号data为高电平，第一输出端1和第二输出端2均输出低电平，若初始数据信号data为低电平，第一输出端1和第二输出端2均输出高电平。在其他实施例中，所述逻辑电路510也可以包括其他逻辑运算单元，只要其可以实现上述反相的功能即可。

所述延时模块520的第一输入端和第二输入端分别与所述逻辑电路510的第一输出端1和第二输出端2相连，所述延时模块520用于将所述逻辑电路510第一输出端1和第二输出端2输出的两路电平信号进行分级延时，以输出N级驱动信号，每级驱动信号包括第一驱动信号datan和第二驱动信号datap，将每级第一驱动信号datan和第二驱动信号datap分别提供给与该级驱动信号对应的一个输出单元的第一控制端和第二控制端，其中，相邻两级驱动信号存在一定延时时间间隔T，100ps(皮秒)≤T≤10ns(纳秒)。

在图5所示的实施例中，所述延时模块520包括N级延时单元，其中第一级延时单元521的第一输入端和第二输入端分别与所述延时模块520的第一输入端和第二输入端相连，第一级延时单元521的第一输出端和第二输出端分别输出第一级驱动信号中的第一驱动信号datan<1>和第二驱动信号datap<1>；第n(1＜n≤N)级延时单元的第一输入端和第二输入端分别与其相邻的上一级延时单元(即第(n-1)级延时单元)的第一输出端和第二输出端相连，第n级延时单元的第一输出端和第二输出端分别输出第n级驱动信号中的第一驱动信号datan<n>和第二驱动信号datap<n>。图5中，第二级延时单元522的第一输入端和第二输入端分别与第一级延时单元521第一输出端和第二输出端相连，第二级延时单元522的第一输出端和第二输出端分别输出第二级第一驱动信号datan<2>和第二级第二驱动信号datap<2>；……；第N级延时单元52N的第一输入端和第二输入端分别与第(N-1)级延时单元52(N-1)的第一输出端和第二输出端相连，第N级延时单元52N的第一输出端和第二输出端分别输出第N级第一驱动信号datan<N>和第N级第二驱动信号datap<N>。并且，第一级驱动信号中的第一驱动信号datan<1>和第二驱动信号datap<1>分别与第一输出单元的第一控制端(即第一输出单元中的NMOS晶体管MN1’的栅极)和第二控制端(即第一输出单元中的PMOS晶体管MP1’的栅极)相连；第二级驱动信号的驱动信号中的第一驱动信号datan<2>和第二级第二驱动信号datap<2>分别与第二输出单元的第一控制端和第二控制端相连；……；第(N-1)级驱动信号中的第一驱动信号datan<N-1>和第(N-1)级第二驱动信号datap<N-1>分别与第(N-1)输出单元的第一控制端和第二控制端相连；第N级驱动信号中的第一驱动信号datan<N>和第N级第二驱动信号datap<N>分别与第N输出单元的第一控制端和第二控制端相连。

图5中，每级延时单元用于将其第一输入端接收到的一路数据信号延时，并将延时后的该路数据信号通过其第一输出端输出，将第二输入端接收到的另一路数据信号延时，并将延时后的该另一路数据信号通过其第二输出端输出，从而使相邻两级驱动信号存在一定延时时间间隔。在图5所示的实施例中，每级延时单元均包括第一延时器delay1和第二延时器delay2，其中，第一延时器delay1的输入端与该级延时单元的第一输入端相连，输出端与该延时单元的第一输出端相连；第二延时器delay2的输入端与该级延时单元的第二输入端相连，输出端与该延时单元的第二输出端相连，且每级延时单元中的第一延时器delay1和第二延时器delay2的延时时间相等。需要说明的是，相邻两级延时单元中的延时器的延时时间可相等也可不等。

在其他实施例中，可以使第一级延时单元521的延时时间为零，或者也可省略第一级延时单元521，而直接使所述延时模块520的第一输入端和第二输入端接收到的两路数据信号分别作为所述第一级驱动信号中的第一驱动信号datan<1>和第二驱动信号datap<1>(也可以说，使所述逻辑电路510的第一输出端1和第二输出端相连2输出的两路电平信号分别作为所述第一级驱动信号中的第一驱动信号datan<1>和第一级第二驱动信号datap<1>)。

为了便于理解本发明，以下具体介绍图5中的USB输出电路的工作过程。

当逻辑电路510工作时，若初始数据信号Data由高电平跳变为低电平，则逻辑电路510的第一输出端1输出的第一路数据信号由低电平跳变为高电平，第二输出端2输出的另一路数据信号也由低电平跳变为高电平，所述延时模块520对这两路电平信号分级延时，输出的第一级驱动信号中的第一驱动信号datap<1>和第二驱动信号datan<1>均由低电平跳变为高电平，随后第二级驱动信号中的驱动信号中的第一驱动信号datap<2>和第二驱动信号datan<2>均由低电平跳变为高电平，……,随后第N-1级驱动信号中的第一驱动信号datap<N-1>和第N-1级第二驱动信号datan<N-1>均由低电平跳变为高电平，随后第N级驱动信号中的第一驱动信号datap<N>和第N级第二驱动信号datan<N>，均由低电平跳变为高电平，以逐个驱动各个输出单元中的PMOS晶体管MP1’截止NMOS晶体管MN1’导通，从而使USB输出信号Drive out有高电平跳变为低电平，具体如图4所示，图4为图5中的输出模块530的输入/输出信号在一个跳变过程中的波形图，图4示出了初始数据信号Data由高电平跳变为低电平时，N级驱动信号中的第二驱动信号datap与输出信号Drive out的跳变沿波形图。由于逻辑电路510工作时每级驱动信号中的第一驱动信号datan和第二驱动信号datap的波形完全相同，因此，图4仅示出了每级驱动信号中的第二驱动信号datap的波形。由于本发明的USB输出电路中，相邻两级驱动信号具有一定的时间间隔，因此可以逐个驱动各个输出单元中的PMOS晶体管MP1’截止，NMOS晶体管MN1’导通，从而可以控制USB输出信号Drive out由高电平跳变为低电平(即下降沿)的时间。

同理，当逻辑电路410工作时，若初始数据信号data由低电平跳变为高电平时，本发明的USB输出电路也可以控制USB输出信号Drive out由低电平跳变为高电平(即上升沿)的时间。

比较图5和图3可知，图5中的输出信号Drive out的下降沿与图3中的输出信号Drive out的下降沿的时间基本相等，但由于图5中每级驱动信号的上升沿的变化都比图3中的驱动信号的上升沿的变化快，因此，本发明中的USB输出电路可提高抗电源/地的噪声能力。

另外，当逻辑电路510不工作时，逻辑电路510的第一输出端1输出低电平，第二输出端2输出高电平，所述延时模块520对这两个电平信号分级延时，其各级驱动信号中的第一驱动信号datan均为低电平，各级驱动信号中的第二驱动信号datap均为高电平，从而使每个输出单元的PMOS晶体管MP1’和NMOS晶体管MN1’均截止，从而使所述输出模块530不工作。

需要特别说明的是，N的取值与输出信号Drive out的跳变沿的目标时间成正比，输出信号Drive out的跳变沿的目标时间越大，N的取值越大。本发明中的USB输出电路尤其适用于USB2.0(但不仅限于USB2.0),其可适用于USB2.0中3种不同的输出电路。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。本发明中的“列”或“行”都是广义上的含义，其既可以指阵列中水平的一排，也可以指垂直的一排。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (10)

1.一种USB输出电路，其特征在于，其包括：延时模块和输出模块，

所述输出模块包括N个输出单元，每个输出单元均包括有串联于电源端与接地端之间的PMOS晶体管MP1’和NMOS晶体管MN1’；每个输出单元的NMOS晶体管MN1’的栅极作为该输出单元的第一控制端，PMOS晶体管MP1’的栅极作为该输出单元的第二控制端；每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’之间的连接节点O’均与所述输出模块的输出端Drive out相连，

所述延时模块的第一输入端和第二输入端分别与一数据信号相连，所述延时模块用于将其第一输入端和第二输入端接收的两路数据信号进行分级延时，以输出N级驱动信号，每级驱动信号包括第一驱动信号和第二驱动信号，每级驱动信号中的第一驱动信号和第二驱动信号分别被提供给与该级驱动信号对应的一个输出单元的第一控制端和第二控制端，相邻两级驱动信号间存在一定延时时间间隔，

N为大于等于2的自然数。

2.根据权利要求1所述的USB输出电路，其特征在于，所述延时时间间隔为T，其中100ps≤T≤10ns。

3.根据权利要求1所述的USB输出电路，其特征在于，其还包括逻辑电路，

所述逻辑电路包括输入端、使能端、第一输出端1和第二输出端2，所述逻辑电路的输入端与初始数据信号相连，其使能端与使能信号相连，其第一输出端1和第二输出端2分别与所述延时模块的第一输入端和第二输入端相连，

当使能信号非使能所述逻辑电路时，所述逻辑电路不工作；当使能信号使能所述逻辑电路时，所述逻辑电路对初始数据信号进行反向，并将反向得到的数据信号通过第一输出端1和第二输出端2同时输出。

4.根据权利要求3所述的USB输出电路，其特征在于，

所述使能端包括第一使能端口和第二使能端口，所述使能信号包括第一使能控制信号和第二使能控制信号，第一使能控制信号与第一使能端口相连，第二使能控制信号与第二使能端相连，所述第一使能控制信号和第二使能控制信号互为反相信号，

所述逻辑电路不工作时，逻辑电路的第一输出端1和第二输出端2分别输出预定电平，以使每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’均截止。

5.根据权利要求4所述的USB输出电路，其特征在于，所述逻辑电路还包括与非门NAND和或非门NOR，

所述与非门NAND的第一输入端与所述第一使能控制信号相连，其第二输入端与所述初始数据信号相连，其输出端与第一输出端1相连；

所述或非门NOR的第一输入端与所述第二使能控制信号相连，其第二输入端与所述初始数据信号相连，其输出端与第二输出端2相连。

6.根据权利要求5所述的USB输出电路，其特征在于，

当第一使能控制信号为低电平，第二使能控制信号为高电平时，非使能所述逻辑电路，所述逻辑电路不工作；

当第一使能控制信号为高电平，第二使能控制信号为低电平时，使能所述逻辑电路，所述逻辑电路工作，

当所述逻辑电路不工作时，所述逻辑电路的第一输出端1输出的预定电平为低电平，第二输出端输出的预定电平为高电平。

7.根据权利要求1或者3所述的USB输出电路，其特征在于，

所述延时模块包括N级延时单元，其中第一级延时单元的第一输入端和第二输入端分别与所述延时模块的第一输入端和第二输入端相连，第一级延时单元的第一输出端和第二输出端分别输出第一级驱动信号的第一驱动信号和第二驱动信号；第n级延时单元的第一输入端和第二输入端分别与其相邻的上一级延时单元的第一输出端和第二输出端相连，第n级延时单元的第一输出端和第二输出端分别输出第n级驱动信号的第一驱动信号和第二驱动信号，

每级延时单元用于将其第一输入端接收到的一路数据信号延时，并将延时后的该路数据信号通过其第一输出端输出，将第二输入端接收到的另一路数据信号延时，并将延时后的该另一路数据信号通过其第二输出端输出，

其中，1＜n≤N。

8.根据权利要求7所述的USB输出电路，其特征在于，

每级延时单元均包括第一延时器和第二延时器，其中，第一延时器的输入端与该级延时单元的第一输入端相连，输出端与该延时单元的第一输出端相连；第二延时器的输入端与该级延时单元的第二输入端相连，输出端与该延时单元的第二输出端相连，且每级延时单元中的第一延时器和第二延时器的延时时间相等。

9.根据权利要求7所述的USB输出电路，其特征在于，

所述第一级延时单元的延时时间为零，或者，省略第一延时单元而直接将所述延时模块的第一输入端和第二输入端接收到的两路数据信号分别作为所述第一级驱动信号的第一驱动信号和第二驱动信号。

10.根据权利要求1所述的USB输出电路，其特征在于，

所述USB为USB2.0，每个输出单元还包括第一电阻R1’和第二电阻R2’,第一电阻R1’串联于该输出单元的PMOS晶体管MP1’的漏极与连接节点O’之间，第二电阻R2’串联于该输出单元的NMOS晶体管MN1’的漏极与连接节点O’之间。