CN87100346A

CN87100346A - 最佳分区再生先行进位加法器

Info

Publication number: CN87100346A
Application number: CN87100346.5A
Authority: CN
Inventors: 武升; 帕特里克·P·格尔辛格
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1986-01-21
Filing date: 1987-01-17
Publication date: 1987-08-19
Also published as: JPS62172429A; GB8624162D0; DE3700991A1; HK57290A; SG34590G; GB2185605B; JP2594428B2; KR870007460A; GB2185605A; DE3700991C2; CN1003678B; KR940008613B1; US4737926A

Abstract

一种改进的产生先行进位的方法，使用了不规则的分组方法使得进位传送延时减小。这种分组中，大的位组在中央，小的位组在两端。

Description

本发明涉及数字加法器领域，确切地说，涉及加法器的先行进位方式。

计算机或微处理器的核心是算术-逻辑运算单元（ALU简称运算器）。运算器的一个基本功能是进行数字加法运算。运算器中的加法器电路将两个数组合并生成其和。

典型的半加器将两个数相加并给出其和与一个进位。全加器接收一个输入的进位，将该进位也相加，从而提供和及一个进位输出。对下一个有效位，这个进位输出相当于进位输入。单个全加器顺序相联形成一个完整的加法器，而加法器的扩展是由串联级的数量而确定。然而，在简单的行波加法器中，由于在当前级中执行加法运算时需要先有前一级产生的进位，所以处理时间非常慢。

为了克服这一缺陷，产生了先行电路。在典型的先行电路中，首先考查将要执行加法的某些数字位，在这些位相加得到其和之前产生一个进位输出。因此，典型的先有技术电路中，一对四位字节组成一级，在该级产生和之前为下一级提供进位输出。先行电路减少了在每位位置需要的行波式动作，因此减少了运算时间。遗憾的是，由于每一级中位数的增加，先行电路也变得相当庞大，因此，在实施的先有技术中，将每级限制在四位。

本发明描述了一种改进的方式，通过先行进位的不规则分组的组合，以实现最佳进位传送。通过把较多的位分组在中央，而把较少的位分组在两端，可得到较快的进位传送。在使用多位处理器，例如当今的32位处理器时，运算器中进位传送的延时限制了运算速度。本发明的目的是要减少这种进位传送的延时。

本发明公开了一种用于在先行电路中组合不规则分组中位数的方法。通过把较多的位分组在中央的级，而把较少的位分组在两端的级，可得到比先有技术的分组更快的进位传送速度。在32位处理器中，运算时间比先有技术分组改善了25%。虽然此处所述本发明是应用于32位的分组，对其它可能的组合也可实现。此外，本发明也可用于一般的加法器，并不仅限于运算器电路。

因此，本发明的一个目的是提供先行进位加法器的一种最佳位分组。

本发明的另一个目的是缩短处理器中运算器的运算时间。

图1所示为先有技术的行波进位加法器。

图2所示为先有技术的先行进位加法器。

图3所示为先有技术实例，每个先行进位加法器为四位分组。

图4所示为先有技术中先行进位加法器的功能。

图5所示为本发明的不规则分组。

这里描述一种改进的先行进位分组方式。首先讨论先有技术，以建立本发明所基于的原理。本发明的问世是为了提高利用多路信号分离32位总线的32位处理器的运算速度。早期的先行进位分组为不变分组，由于采用TTL技术，一般是四位一组。本发明特别适用于现行的半导体封装，可明显的缩短运算时间。

图1所示为先有技术的行波加法器。一个完整的32位加法器将两个32位数A、B以及进位输入11相加，并产生和与进位输出12。位零加法器（bit zero adder）级10将A₀13、B₀14位以及进位输入（C）11相加，产生位零级的和S₀15并为下一位级17产生进位C₁16。级17对第二位（A₁、B₁）18和19执行同样的运算顺序，并产生和S₁20与进位C₂21。这个运算顺序重复32次后，产生Cout（C32）12。如果每级执行运算需要t时间，则先有技术的32位行波方式将需要时间32t才能产生进位输出12。

图2为先有技术中使用先行方式的32位加法器。每一位级22包括一个PG（传送/生成）电路23。每个PG电路23按照下列真值表提供一个传送信号24和一个生成信号25：

Gn＝An Bn （式1）

Pn＝An

Bn （式2）

以及由下式所得的和26：

Sn＝An

Bn

Cn （式3）

当Pn＝1时，无论Gn为何值，都把进位输入传送到进位输出。当Pn＝0时，无论进位输入为何值，进位输出由Gn的值确定。在先有技术中，传送信号24和生成信号25已为公知，并有许多电路设计提供这两种信号。

先行电路30从位零级并通以后位的三个级30、31、32和33以及进位输入（C₀）34得到传送信号24和生成信号25。电路30在其内部按照下列真值表产生自身的组P信号和组G信号：

G_g＝G₃+P₃G₂+P₃P₂G₁+P₃P₂P₁G₀（式4）

P_g＝P₃P₂P₁P₀（式5）

之后，电路30产生相当于级33的进位输出C₄的输出35，其中C₄由下式确定：

C_n＝G_n-1+P_n-1G_n-2+P_n-1P_n-2G_n-3+……

P_n-1P_n-2……P₀G₀（式6）

C₄＝G₃+P₃G₂+P₃P₂G₁+P₃P₂P₁G₀+P₃P₂P₁P₀G₀

上式等效于：（式7）

C₄＝G_g+P_gC₀（式8）

利用先行电路30，计算一个块（block）的进位输出值与计算该块（级30-33）和的值是同时进行的。

图3所示为每个先行块40的四位分组。在32位加法器中，产生进位输出41需要八个块。每个块40按照行波形式把进位42耦合到下一个更高有效位块。因为各先行块40确定进位是与位级的求和运算同时进行的，所以进位输出41的产生比图1中的行波形式要快得多。此外，因为每个块40可以并行运算，所以限制的因素仅为通过先行进位电路传送进位所需的时间。

图4更详细的说明了所示的先行块40的全部工作过程。每个块40与图3所示相似，为4位分组。每个块的进位42由内部生成函数值（G_g）45或传送值（P_g）46所确定（其中Cout＝G_g+P_gC_i）。对每个先行电路，每个位的位加法器44耦合成四位-组的形式。因此，当进位输入C₀47必须通过所有的八个先行块40传送时，产生最长的行波效应。任何时候，当进位传送（P_g）为零时，这个进位传送链结束。

当C₀47＝1并且C₃₂＝1时，通过全部八个先行块40的传送通道是不中断的（假设进位输入C₀47的传送要通过每个先行级）。如果每个先行块的延时为L时间，总的传送延时为t＝8L。

实际上，当进位产生在输出位级0，终止在输出位级30时为最差的情况。此最差情况的进位传送通道由箭头48示出。因为级0和级31并不传送进位（P₀＝P₃₁＝0），所以进位必须以行波方式通过位加法器位1、2、3、28、29和30。此外，进位也必须通过先行块2到先行块7（6个块）。因此，如果每个位加法器传送进位的延迟时间为B，则全部传送延时为：

T＝3B+6L+3B

如果 B＝L 则 T＝12B

虽然先行进位电路可以做成多于4位，但如式（6）所示，逻辑电路将十分复杂。此外，在早期的集成电路结构中，作为TTL封装，一般每个封装中为四个位加法器。因此人们选择在一个封装中的四位先行电路以满足四位加法器之用。这种趋势一直沿续至今。

本发明的产生是为了满足开发制作在一块半导体芯片上的快速32位微处理器的需要。因为是密集的特殊封装，在一个位分组中实际的位数与封装无关，除非每个组中位数过大而使电路过于复杂，导致先行作用失效。

图5所示为本发明电路的工作情况。32位全加法器60以级联行波方式联接，位零加法器50是最低有效位（LSB）加法器，位31加法器65是最高有效位（MSB）加法器。32位加法器60的每个位加法器61接收两位，并从前一位加法器接收进位输入，对下一位加法器（未示出）产生进位输出。LSB加法器50接收进位输入64，MSB加法器65产生进位输出66。每个位加法器61还具有PG电路，PG电路把P线和G线（未示出）分别连接到它的先行进位生成块67。每个先行块67以级联方式联接，以便从前一块接受进位输入，并且对下一块产生进位输出。此外，第一块52接受进位输入64，最后一块62产生进位输出66。

本发明不规则的分组包括八个先行进位块，大的分组在中央，而小的分组在两端。位零加法器50和位1加法器51构成第一个分组，并且先行进位由第一块52产生。第二块55包括三位，每个分组的位数一直增加，直到中央块56为止，随后，对于以后的块，每个分组的位数减小。每个位块的进位输出是由行波进位输出70或先行输出71提供，并作为进位输入传送到下一个位组。自然，最好是来自先行块67的输出。

图中所示位序列具有如下分组：

3 4 5 6 5 4 3 2

所示的最差的情况下的位传送起始于位置53，终止于位置54，其传送通道包括：位级1、先行块2到先行块7、位级29和位级30，延时总和为： T＝2B+6L+1B

（B是位级的延时，L是先行块的延时）

其中如果L＝B，则T＝9B

这个延时比起规则分组的最差情况下的延时12B降低了25%。因此运算时间比先有技术中规则位分组减少25%。

在特定的实施例中，选择下列方式的分组：

3 4 5 6 5 5 4

因为B延时小于L延时，所以这种方式可得到最佳传送延时。

虽然在本发明的最佳实施例中用的是32位结构，本发明也可用于不是32位的结构。此外，根据L和B延时的特性也可采用其它许多可能的不规则分组。本发明使用不规则先行分组以获得最佳进位通道延时。另外，本发明也可应用于其它加法器电路，并不仅仅限于运算器的加法器电路。

以上所述就是用于先行进位电路的加法器位的不规则分组方法。

Claims

1、具有多个可生成向前进位信号单元的数字加法器中，其进位生成装置的特征在于包括：

多个先行进位电路，其中每个所说的先行进位电路与预定数量的所说单元相耦合，并且为相应单元的向前进位信号提供向前进位通道；

每个所说先行进位电路的所说预定数量的单元形成一个分组，其中至少有两个所说的分组具有数量不同的所说单元；

因此所说加法器的进位传送延时缩短。

2、权利要求1中所定义的进位生成装置，其特征在于所说的先行进位电路串联联接，并且中央组比在两端的组具有更多的单元。

3、权利要求2中所定义的进位生成装置，其特征在于所说的先行进位电路为32个单元提供所说的向前进位通道。

4、权利要求3中所定义的进位生成装置，其特征在于所说的单元分组为3、4、5、6、5、4、3、2。

5、权利要求3中定义的进位生成装置，其特征在于所说的单元分组为3、4、5、6、5、5、4。

6、权利要求5中所定义的进位生成装置，其特征在于该装置做在一块半导体芯片上。

7、具有多个单元（其中每个单元提供进位传送信号和进位生成信号）的先行进位数字加法器中，其向前进位电路的特征在于：

多个向前进位级串联联接，每个所说的级与预定的单元分组相耦合，其中至少有两个所说的分组具有不同数量的单元;

在中央部位附近的分组具有最多的单元，从中央部位向两端的各分组具有的单元数量递减;

由此，所说加法器的进位传送延时减小。

8、权利要求7中所定义的电路，其特征在于32个单元安排成预定的分组：3、4、5、6、5、4、3、2。

9、权利要求7中所定义的电路，其特征在于32个单元安排成预定的分组：3、4、5、6、5、5、4。

10、权利要求9中所定义的电路，其特征在于所说的电路做在一块半导体芯片上。

11、在数字加法器中缩短进位传送延时的方法，其特征在于包括以下步骤：

串联联接的多个单元，每个单元都提供进位传送信号和进位生成信号;

将所说的单元按照使每个组具有预定数量的单元的方法而分组，在所说的分组方法中，至少有两个所说的分组具有不同数量的单元;在中央的组具有最多的单元，从中央到两端，每个组具有的单元数量递减;

将多个先行进位电路串联排列，为每个所说单元分组提供向前进位通道;

将每个所说单元组与所说的先行进位电路相耦合;

由此，加快所说加法器电路的运算时间。

12、权利要求11中所定义方法，其特征在于还包括把32个单元分组为3、4、5、6、5、4、3、2的步骤。

13、权利要求11所定义的方法，其特征在于还包括把32个单元分组为3、4、5、6、5、5、4的步骤。